VerilogHDL设计实例及其仿真与综合.pdfVIP

电子工程师 计 算 机 应 用 　 . 27 . 12　2001 V ol N o Ver ilog HDL 设计实例及其仿真与综合 The D esign Exam ple of Ver ilog HDL and Its Sim ulation Syn thesis 华中科技大学图像识别与人工智能研究所　 (武汉 430074) 　　王长宏　陈朝阳 邹雪城　应建华 　　【摘　要】　介绍了V erilog HDL 的特点; 讨论了EDA 技术的设计思路; 针对数字电子 系统, 用V erilog HDL 设计了一个篮球 30 秒计时器, 并在Cadence 和 Synop sys 环境下成功 地进行了仿真和逻辑综合。 关键词: Ver ilog HDL , 电子设计自动化, 数字电子系统, 系统仿真, 逻辑综合 【 】　 , ; Abstract In th is paper the featu re of V erilog HDL is b riefly exp lained the design , flow of EDA is discu ssed and a V erilog HDL based design case is p rovided to illu strate the design of digital electron ic system. T he resu lt of the sim u lation and logic syn thesis u sing ′ . Cadence s V erilog XL and Synop sys’ D esign Com p iler is successfu lly ob tained Keywords: Ver ilog HDL , EDA , d ig ita l electron ic system , system sim ula tion , log ic syn thesis 器: 以及 它 的硬 件 描 述 语 言。这 是 V erilog XL 1　引　言 V erilog HDL 的最初来源。1989 年Cadence 公司收 购了GDA , 当然也包括V erilog HDL 。1990 年, 由于 随着微电子技术和计算机技术的进步, 电子设 V HDL 成为 IEEE 标准, 从而推动 Cadence 公司公 计自动化(E lectron ic D esign A u tom ation , EDA ) 技 开了 语言, 成立了 (