一种高速数据采集系统的实现.pdfVIP

scI—7IEcHINF0砌lAllONDEVELOPMENT＆EcONOMY 科技情报开发与经济 2007年第17卷第2期 文章编号：1005-6033(2007)02—0216一02 收稿日期：2006一08—2l 一种高违放塘采缮系饶的雾琵 魏琰1，沈华2 (1．南京信息职业技术学院电子工程系，江苏南京，210046；2．南京理工大学电光学院，江苏南京，2l0094) 摘要：介绍了基于单片机和F％A的高速数据采集系统的硬件设计，提供了电路图 的连接方案，指出了系统的流程图和设计语言。 关键词：FPGA；高速数据采集；串行通信 中图分类号：7I他74+-2 文献标识码：A 由于数据采集芯片的采集速率远远高于单片机的处理速率，为解 决这一矛盾，在用单片机进行高速数据采集的过程中，在数据采集系统 器，主要用于视频处理、高速数据转换等领域，采用CM0s工艺制造，转 中采用了大规模可编程芯片FPGA作为数据缓冲存储器，直接控制高 换精度为8位，转换速率为20 速ⅣD转换器的采样，然后将转换好的二进制数据迅速存放到存储器 行工作的，它在每一个cLK周期都启动一次采样即执行一次转换。 中，在完成对模拟信号的一个周期的采样后，利用单片机和Pc强大的数 据处理能力，由单片机将存储器中的采样数据读出并交给Pc作进一步 232电平转换芯片，适用于各种232通信接口。 处理。 系统的典型工作过程在软件层次可以抽象成信号和数据在不同对 284个用户可用I，0口。 象之间相互传递。图l是软件UML模型的序列图，可以简单描述系统的 典型工作过程。 2硬件设计 回回 圈田 2．1 FPGA实现的采样控制器和数据缓存器 FK遗由两个模块组成，一是采样控制模块，一是FIF0模块，见图 UH，GA程序下载 单片机初 出时钟信号，m0将从采样控制模块的输出口将数据存入其内。当奶为 始化工作 ^，发送ch消息 nJ“…n。“ ： LJ、 的已转换好的数据读出。 ^发送开始消息wr=1 二1。开始米样 、 r 。． _已采样的数菇I 发送开始消息毗=O 垮 ’。停止采样 。发送读数时钟rd _J、 返回一组数据 ／一＼打包· 图2 FPGA中的两个模块 、 直到FIFO中。 广 2．2单片机与PC串行通信电路设计 的数据被读空 k据包l 在本文实现的单片机与PC通信中，使用9芯串口引脚排列，其中用 -。开始采样 r] 或单片机空闲 图3中，上半部分电容C，，c：，C，，c。及V+，v一是电源变换部分。在实 j已采样的数菇II参送开始消息”l=l 际应用中，器件对电源噪声很敏感，因此，vCC需要对地加上去耦电容， U、 发送数据包