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利用集成负载开关优化功耗 ??????Optimize Power Consumption in Portable Electronics Using Integrated Load Switches??????除外设电流泄漏最可靠的方法是将其关闭，而负载开关则是分布式电源管理系统中的关键组件。??????llippe Pichot 德州仪器 (TI)公司??????在包括便携式电子产品在内的广泛终端设备中（包括移动电话、便携式消费类电子产品、笔记本电脑或者其他便携式设备），负载开关的采用率不断上升。负载开关在电源管理架构中得到越来越多的使用，其主要是对来自单稳压电源的电力进行分配，或者关闭所有闲置未使用的外设（摄像头模块、WLAN模块、SD卡槽、LCD 显示等），以此来限制电流泄漏并优化系统功耗。??????在许多新型便携式设计中，对生成多个电源轨的需求日益增长，以此来向各种板上外设供电或断电。通过关闭外设，设计人员可以最小化外设电流泄漏，并有助于优化系统功耗。为了达到这一目标，一种可行的方法是使用诸如DC/DC转换器的负载点（POL）器件，或使用低压降（LDO）稳压器，如图1解决方案#1所示。这样，在不需要它们的时候，便可以使用一些有效引脚来关闭这些电源轨。但是，这样做会增加组件数目，从而极有可能会带来所需板级空间和成本的增加。??????分配和关闭电源轨的另一种解决方案是使用简单的负载开关，如图1解决方案#2所示。人们通常会首选这种方法，它能够使用户拥有一款和解决方案#1性能相近的解决方案，而且所需板级空间和成本都更小。相比DC/DC转换器，这些开关通常体积更小、成本更低。 ??????负载开关一般由p通道 MOSFET 或其栅极由NMOS晶体管控制的PMOS 晶体管组成（请参见图4）。理想情况下，用户都想拥有一个与其输入完全一样的负载开关输出；但在实际运行中，输出信号会由于受开关寄生效应的影响而发生改变。??????如果要设计一款基于负载开关的解决方案，下面是需要考虑的一些最为重要的参数：??????● rON—导通 FET 漏极到源极的导通电阻??????● tRISE—开关上升时间??????● VIH/VIL—开关控制阈值??????● ICC和ISHUTDOWN—静态电流和关机电流??????● 快速输出放电特性??????其中关键的一个参数是开关的导通电阻，因为其会影响设计人员在开关上看到的压降情况。当使用负载开关开始一种新的设计时，这就显得非常重要。就特殊的应用设置而言（电压、电流），设计人员必须要仔细地了解其最大允许压降是多少。使用下列公式可以很轻松地计算出该值：????????????其中，V为压降，rON为导通 FET 的导通电阻，I则为通过该开关的电流。 ??????在下面的例子中，该开关两端的最大允许压降为0.026V。因此，在 1.2V输入电压（VIN）时开关的导通电阻在整个温度范围内都必须要低于在全温度范围内1.2V的输入电压。??????在一个PMOS晶体管中，rON 取决于开关的输入电压，rON曲线如图3显示。如图所示，开关的导通电阻随输入电压的下降而增加。因此，设计人员必须要根据其想要开关的电压/电流组合仔细地正确选择他们要使用的开关。??????需要考虑的另一个关键参数是开关首次被开启时产生的浪涌电流。如果不加控制地开启开关，便会产生较大的浪涌电流，从而导致开关输入端上的电压轨压降。这最终又会影响整个系统的功能。??????使用下列公式，可以计算出该浪涌电流：????????????比如，以及1μS的上升时间，浪涌电流可以高达3A！??????避免出现这种浪涌电流的一种简单方法是减缓开关的上升时间。这样会慢慢地对输出电容器充电，并降低电流峰值。在上面的例子中，200μS的上升时间会带来15mA 的浪涌电流，这是可以接受的。??????此外，当开关从开启转到关闭状态时，一些用户不愿看到电源轨浮动，在开关关闭时会使用另外一个晶体管来快速地对输出进行放电。??????负载开关被广泛用于许多应用中，一般使用分立半导体（PMOS、NMOS、电容和电阻）组合来对其进行设计。图4显示了典型的设置情况。 ??????PMOS是一种其栅极由常规N-通道MOS（NMOS）控制的电源开关（导通 FET）。利用NMOS将其栅极接地，逻辑高电平即可开启PMOS，逻辑低电平通过关闭 NMOS来关闭直通开关，从而允许通过一个外部上拉电阻将PMOS栅极上拉至源极。PMOS器件的大小取决于目标rON。如果用户想以低压降来开关，则需要较大的PMOS；如果仅对小电流进行开关，则较小的PMOS就足够了。为了对PMOS 晶体管的压摆率