第五讲优化和时序分析.ppt

EDA 技术实用教程 第 五 讲 优化和时序分析 11.1 资源优化 11.1 资源优化 11.1 资源优化 11.1 资源优化 11.1 资源优化 11.1 资源优化 11.1 资源优化 11.1 资源优化 11.1 资源优化 11.2 速度优化 11.2 速度优化 11.2 速度优化 11.2 速度优化 11.2 速度优化 11.2 速度优化 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.4 Chip Editor应用 11.4 Chip Editor应用 11.4 Chip Editor应用 11.4 Chip Editor应用 11.4 Chip Editor应用 11.4 Chip Editor应用 11.4 Chip Editor应用 11.4 Chip Editor应用 11.3.9 适配优化设置示例 图11-19 针对工程选择Locate in Assignment Editor 11.3.9 适配优化设置示例 图11-20 选用乘积项逻辑优化 11.3.9 适配优化设置示例 图11-21在floorplan中可以看到使用了32个ESB 11.3.9 适配优化设置示例 图11-22使用了乘积项的编译报告 11.3.10 Slow Slew Rate设置 图11-23 Slow Slew Rate选择 11.3.11 LogicLock优化技术 大规模系统开发中，应用逻辑锁定技术可以优化设计，合理分配硬件资料，提高系统的工作速度和可靠性。QuartusII支持逻辑锁定技术的FPGA器件系列有APEX20K、APEXII、Excalibur、Cyclone/II和Stratix/II等。 11.4.1 Chip Editor应用实例 图9-24 最左侧是CNT4B占用的LAB 11.4.1 Chip Editor应用实例 9-25 放大后的LAB分布 11.4.1 Chip Editor应用实例 图11-26 被占用的LAB 图11-27 LAB中被占用的5个LCs 11.4.1 Chip Editor应用实例 图11-28 Resource Property Editor的门级原理图编辑窗 11.4.1 Chip Editor应用实例 图11-29 的时序分析报告窗图 11.4.2 Chip Editor功能说明 图9-30 打开Netlist Explorer窗 * * 11.1.1 资源共享 【例11-1】 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; USE ieee.std_logic_arith.all; ENTITY multmux IS PORT (A0, A1，B : IN std_logic_vector(3 downto 0); sel : IN std_logic; Result : OUT std_logic_vector(7 downto 0)); END multmux; ARCHITECTURE rtl OF multmux IS BEGIN process(A0,A1,B,sel) begin if(sel = 0) then Result = A0 * B; else Result = A1 * B; end if; end process; END rtl; 11.1.1 资源共享 图11-1 先乘后选择的设计方法RTL结构 11.1.1 资源共享 图11-2 先选择后乘设计方法RTL结构 11.1.1 资源共享 【例11-2】 ARCHITECTURE rtl OF muxmult IS