第四章 扩频信号的产生与调制技术.pptVIP

哈尔滨工业大学通信技术研究所 * 哈尔滨工业大学通信技术研究所 * * 4.5.2 频率合成器 1. 直接式频率合成器 图4-26 直接式频率合成器 合成频率数越多，滤波器的数量就越多。在工程上很少使用 。 最简单的方式是用一系列频率信号经和/差频（混频滤波法）获得大量合成频率。 特点 利用完全相同的混频(和)与分频(除)基本单元级联而成。 图4-27 直接式频率合成器(N=4096) 4.5.2 频率合成器 1. 直接式频率合成器 * 4.5.2 频率合成器 1. 直接式频率合成器 （1）频率数目 频率数目与输入参考信号的频率数目及混频的次数有关。若M个基本单元级联，参考信号频率个数为k，则输出频率总数为 （2）最小频率间隔 每增加一级基本单元，输出信号频率间隔就减少为前一级频率间隔的1/N0 ；则M级的最小频率间隔为 * 4.5.2 频率合成器 1. 直接式频率合成器 例 * f1=142.5MHz，f2=147.5MHz，f3=152.5MHz，f4=157.5MHz k=4，DF=5MHz。基本单元分频比N0=4，整个频率合成器由6个基本单元串联而成，即 M=6，问输出频率的总数?最小频率间隔为? （3）延迟特性 带通滤波器用来抑制混频产生的和频之外的其它组合频率，以保证输出频谱纯度。 带通滤波器的延迟特性是影响跳频时间最关键指标，级联滤波器的总时延将限制跳频器的频率跳变速率。 * 4.5.2 频率合成器 1. 直接式频率合成器 （4）基本单元开关电路 图4-28 混频-分频基本单元门开关电路（k=4） 2. 间接式频率合成器 均由锁相环电路来实现。一般只适用于慢速、中速频率跳变系统。 图4-29 锁相环跳频频率合成器 矛盾：这两个基本要求和锁相环路中环路滤波器的基本特性矛盾！环路滤波器带宽越窄，输出信号相位噪声就越小，但环路捕获时间要加长，增加频率合成器的频率转换时间。 4.5.2 频率合成器 FH-SS系统要求输出信号的频谱纯且频率转换速度快。 * * 2. 间接式频率合成器 4.5.2 频率合成器 低相位噪声情况下加快频率跳变时间的解决措施 （1）使用取样环路滤波器 代替环路滤波器 ，取样-保持形式的LF可以降低由鉴相器产生的一些抖动，从而减少环路捕获时间来提高跳频速率。 （2）利用跳频指令控制 利用跳频指令把VCO工作频率预置在输出信号频率附近，使环路锁定时间大大降低。可通过DAC将控制跳频指令转变为直流电压来作为VCO控制信号，其数值恰好能将VCO输出频率粗调到所要求频率附近。相当于降低环路开环增益，相位抖动也相应降低。 4.5.2 频率合成器 （3）利用多环技术 各锁相环顺序输出不同频率，由门电路根据跳频指令选取其中的一个作为频率合成器的输出。由于锁相环是通过改变分频器的分频系数来改变输出频率，故可利用跳频指令顺序改变各环路分频系数，使得允许每个环路的频率转换时间加长。 单个锁相环的频率锁定时间，一般不能大于频点驻留时间的1/10 ，从而限制了跳频速率。采用双环技术，两个锁相环路轮流输出，跳频速率可提高5倍或更高。 * * 4.5.2 频率合成器 图4-30 双锁相环路构成的频率合成器方框图 间接式频率合成器采用上述措施后可提高跳频速率，但仍比直接式频率合成器低，所以只适用于慢速、中速频率跳变系统。 * 3.直接数字合成频率合成器（DDS） 相对带宽较宽； 频率转换时间短； 频率分辨率高； 输出相位连续； 可产生宽带正交信号及其他多种调制信号； 可编程和全数字化、控制灵活方便等。 4.5.2 频率合成器 直接数字合成（Direct Digital Synthesis，DDS）是1971年美国学者J.Tierney等人首次提出的全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。在FH-SS系统中被广范使用。 特点 3.直接数字合成频率合成器（DDS） DDS基本原理 图4-31 DDS基本电路原理图 4.5.2 频率合成器 利用采样定理，通过查表法产生输出信号的波形。 DDS的核心是相位累加器。每一个时钟脉冲相位累加器就更新一次，更新量由相位增量寄存器的相位增量k所决定。相位累加器初值为00..00 ，则每个时钟脉冲（频率为fs）相位累加器要加上k。若累加器位数是n位，则需2n/k个时钟周期才能恢复到初值00..00。当第2n+1个时钟脉冲到来时，相位累加器又重复上述累加，周而复始。相位累加器输出信号的周期为2n/k时钟周期。 * * 3.直接数字合成频率合成器（DDS） 图4-31 DDS基本电路原理图 4.5.2 频率合成器 相位累加器的输出信号作为正弦查找表的查找地址。查找表中的每个数据代表正弦波一个周期