降低DDS时钟发生器输出抖动的若干方法.pdfVIP

维普资讯 2OO2年第4期 通信与广播电视 l3 降低 DDS时钟发生器输 出抖动 的若干方法 金宏兴 张 威 摘 要 本文主要介绍了DDS作为时钟发生器时的输 出抖动情况以及减小时钟边沿抖 动的几种方法 ，以保证获得 良好输 出抖动性能的措施 。 关键词 ：DDS 抖动 JitterReductioninDDSClockGeneratorSystems JinHong-Xing ZhangWei Abstract Thispaperdescribestheedgejitteroutputtde fromaDDSclockgenerator，putupwiht son,lewaystominimizehtejitterandnleasurestobetakentosecurehtebestjitterperformance． Keywords：DDS(DirectDigitalSynhtesis)jetter 一 、 DDS时 钟 发 生 器 时钟发生器是指能产生固定周期和精确定时的低输出抖动逻辑脉冲序列，它的输 出逻辑 电平应与所用系统的要求一致 。精确定时意味着要有一个高 Q值的振荡器 ；低输 出抖动意 味着具备高的噪声免疫性能。对于单一频率供应的系统，这些特性相对容易做到 ，比如，晶 体时钟振荡器。然而，怎样设计一个快速、频率可变的时钟发生器?而且输出频率之间没有 整数关系，这就是 DDS的闪光之处。 目前 ，功能完整的 DDS产品发展迅速 ，它完全可 以代 替传统的模拟频率合成所完成的任务，能够在一个芯片上集成了高速度高性能的 D／A转换 器和DDS系统，形成一个功能完整的 DDS结构体系，比较模拟频率合成的 PU 电路所解决 的方法，DDS有无 比的优越性，它以稳定精确的单一脉冲序列作为参考时钟 fr，规定抽样时 间，直接产生一组正弦数字抽样值。DDS可以输出2N-个离散频率 (N为 DDS相位累加器 的长度)，输 出频率范 围从直流到 1／2fr，间隔为 fr／2N。因而 DDS在各个领域有广泛的应用。 二 、减小输 出抖动 的方法和措施 DDS输 出采用正弦抽样 ，带来 了许多杂散成份 ，造成输 出时钟抖动。因此要解决一个最 重要的问题 ：怎样减小时钟边沿的抖动?为保证获得 良好的输 出抖动性能，通常采用 以下几 种方法 ： 维普资讯 l4 通信与广播电视 2OO2年第4期 (1)使用稳定的DDS参考时钟； (2)对 DDs输 出滤波，减小所有的非谐波杂散至少 一65dbc； (3)差分驱动 比较器输入 ； (4)提供足够的比较器输入 电平 (至少 1VP-P)； (5)比较器采用低阻抗输入 ，抑制高阻抗噪声源； (6)在高性能要求应用中，使用外部比较器或者分频器； (7)避免使用转换速率慢的信号； (8)使用杂散降低技术 。 对于DDS系统，由于输入抖动全部加到输 出端，所 以使用高稳定的 DDS参考时钟的作 用很 明显。另外在 DDS的输 出端还需要设计一个滤波系统。带通滤波器是最佳选择 ，因为 杂散通常存在于基波的上下两侧。但对于宽带输 出系统 ，低通滤波是唯一选择，输 出时钟抖 动性能也将折衷。为了便于滤波器设计，应尽可能地提高系统输 出基波频率 ，使杂散远离基 波。 使用低阻抗差分驱动 比较器输入 ，1VP—P值输入信号是最佳选择。低阻抗输入不仅可 以扼止外部噪声引入 ，而且可 以防止 比较器的反冲。差分输入可 以扼止共模噪声，加倍输入 信号的转换速率。从单端变换到差分装置 ，可使用无源宽带 l：l射频变压器 ，但它不能通直