通信 020 钟涛.docVIP

通信0901 020 钟涛 3-5如图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。 程序如下： library ieee; use ieee.std_logic_1164.all; entity dcf is port(clk0,cl:in std_logic; out1:buffer std_logic); end dcf; architecture one of dcf is signal a:std_logic; begin process(clk0) begin if clk0event and clk0=1 then a=not(cl or out1); end if; end process; out1=a; end one; 综合出的电路原理图如下： 1。设计含有异步清零和计数使能的16位二进制加减可控计数器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; Entity aa is port(clk,en,ch,reset:in std_logic; Q:out std_logic_vector(3 downto 0);