TS流嵌入控制数据的设计.docVIP

TS流嵌入控制数据的设计 设计的要求是将控制数据嵌入到MPEG-2 TS 流中的空帧之中。相关的端口信息如下： 图中的TS_IN[7:0]、CLK、SYNC分别为MPEG-2 TS 流的数据信号、字节时钟、同步信号。时序图如下： MPEG-2 TS流的基本单元是帧结构，分为数据帧和空帧。每帧包含188个字节，第一个字节为同步字节，即HEX“47”；空帧的标志是第二字节的低5位和第三字节全为‘1’，即HEX“1FFF”。 DIN[7:0]、CLK_W、EN分别是需要嵌入的控制数据、相应的字节时钟和数据使能。 RESET是系统的复位信号。 TS_OUT[7:0]是嵌入了控制数据的MPEG-2 TS 流，码率与输入TS流相同。 注意：CLK与CLK_W相差很大，且不同步。TS流是高速数据流（本设计假定为10MHz），控制数据DIN是低速码流（本设计假定为300KHz）。 实现功能：本设计假定TS流的帧长为10个字节。TS流中的空帧很多，将某些空帧的数据区全换为控制数据DIN（帧同步字节和空帧标志不变），按照TS流格式进行传输。TS流数据帧中的数据和控制数据不能出现丢失。 设计要求：完成HDL的描述，用EDA开发系统完成综合、时序仿真验证。提交设计报告文档（含设计思路、HDL设计程序、综合结果、时序仿真结果及说明等）。文档为word2003或word2003的兼容版本，文档名的格式为：学号_姓名_课程设计。 报告提交截止时间：2012年5月20日，逾期不候。抄袭者计为0分。 设计思想 系统程序流程图 查找空帧程序流程图 首先根据外部输入使能信号en来存储控制数据，en是在一个clk_w（300Khz）周期内持续一个clk（10Mhz）周期的使能信号，这样就保证了在一个clk_w周期内只存一个控制数据到fifo，避免将控制数据重复存入fifo。 当en=1时，en使能信号有效，将一个控制数据存fifo，同时开始计数（cnt1=cnt1+1），以保证fifo中存有7个控制数据时，及时将其插入到Ts数据流中。 当fifo中存有7个控制数据时，发出一个控制数据准备好信号，同时将计数器及时清零（cnt1=0），这样就保证了在找空帧时，如果有en使能信号有效，就可以继续将控制数据写入fifo前7个数据的后面，fifo的深度是10，即保证控制数据不丢失。 当rdy=1; 表明fifo中已经存有7个控制数据，同时开始查找空帧，可以由同步信号标志47和47后面的两个数分别为1F和FF来判断。找到空帧后，停止在继续查找，将rdy及时清零，另外发出一个找到空帧的标志信号rd_en=1，表明在下一个clk到来时可以准备将fifo中存放的控制数据插入到Ts数据流中。 系统功能模块图 设计中需注意的问题 在本次设计中出现最大的问题就是fifo，首先是存储深度问题，由于我使用的fifo主要是靠读写指针和mem来得到其深度的。这个fifo代码对于2的幂次方深度的是很容易实现的，因为这样fifo存储深度可以直接由指针的位数来控制。在本次设计中由于要实现fifo为10字节的存储深度，所以读写指针的位数为3位，而这样的话指针将在0-15之间循环移动，相关代码如下： reg [7:0] mem [9:0]; // fifo存储深度为10 reg [3:0] rp, wp; // 读指针和写指针 为了控制好指针在0-9之间循环移动，才能实现设计要求，故需要对指针控制进行相关修改，如下所示： begin // 由于存储深度是10，所以必须保证写指针在0-9之间移动 if(wp9) wp = (wr ~full_in) ? (wp + 1b1) : wp; else wp = (wr ~full_in) ? 0 : wp; end begin // 由于存储深度是10，所以必须保证读指针在0-9之间移动 if(rp9) rp = (rd ~empty_in)? (rp + 1b1): rp; else rp = (rd ~empty_in)? 0: rp; end 图1、fifo深度测试 在本次设计中还遇到fifo的数据读出问题，因为由测试数据可以看到fifo一直只能读出01 00 01 00 01这些控制数据，一开始怎么修改程序都没弄明白到底是哪儿出问题了，还以为控制数据没写进fifo。后来通过单步运行，一步一步查看相关寄存器值的情况，才发现fifo中存储的控制数据是正确的，指针移动也是正确的，这样就可以马上得出结论是读出的时候出现了问题，然后在主控程序里面查看调用fifo模块的代码，