八路抢答器的研究(课程设计).docVIP

目 录 摘 要 I 1．FPGA简介 1 2．技术要求与具体功能 2 2.1 技术要求 2 2.2 具体功能 2 2．EDA技术简介 3 3. 系统设计思路 4 3.1 原理组成框图 4 3.2 硬件系统设计 4 4．基于VHDL语言的软件实现 6 4.1 程序设计 6 4.1.1 锁存程序 6 4.1.2 编码程序 8 4.1.3 抢答成功扬声器发声程序 10 4.1.4 数码管显示电路 11 4.2 管脚设置 13 5．心得体会 15 参考文献 16 附 录 17 1．FPGA简介 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点, 共设8 个组别每组控制一个抢答开关, 分别为sl, s2, s3,s4,s5,s6,s7, s8。 2．设置主持人控制键Reset, 用于控制整个系统清零和抢答 有效控制。 3．主持人发出开始命令, 8 人开始抢答。其中一人先按下抢答键, 蜂鸣器发出鸣叫, 数码显示该人号码, 其他人再按键, 系统不再响应, 直至主持人按键清零, 下一次抢答开始。 2．EDA技术简介 随着电子技术的发展, 可编程逻辑器件( PLD) 的出现, 使得电子系统的设计者利用EDA( 电子设计自动化) 软件, 就可以独立设计自己的专用集成电路(ASIC) 器件。可编程逻辑器件是一种半导体集成器件的半成品。在可编程逻辑器件的芯片中按一定方式( 阵列形式或单元阵列形式) 制作了大量的门、触发器等基本逻辑器件, 对这些基本器件适当地连接, 就可以完成某个电路或系统的功能。 8 路抢答器控制系统是工厂、学校和电视台等单位举办各种 智力竞赛等娱乐活动中经常使用的重要基础设备之一。目前设计抢答器的方法很多, 例如用传统的PCB 板设计、用PIC 设计或者用单片机设计。而用VHDL 可以更加快速、灵活地设计出符合各种要求的抢答器, 优于其他设计方法, 使设计过程达到高度自动化。本文介绍的八路数显抢答器基于VHDL 语言、以EDA 技术作 为开发手段、采用CPLD( 复杂的可编程逻辑器件) 作为控制核心 设计而成。与传统设计相比较, 不仅简化了接口和控制, 也提高了系统的整体性能和工作可靠性, 具有电路简单、成本低廉、操作方便、灵敏可靠等优点。 3. 系统设计思路 3.1 原理组成框图 根据的功能要求，设计系统结构框图，见图1所示。图中脉冲振荡电路用于产生标准时钟信号，为系统提供CLK信号；数码显示部分采用共阴极7位二进制输入8字管。 控制部分是EDA设计的核心部分，用硬件描述语言（VHDL）来描述数字系统的结构、行为和功能，采用 “自顶向下”设计方法，将电路的硬件设计转变为软件设计。 3.2 硬件系统设计 VHDL 语言设计的出现从根本上改变了以往数字电路的设计模式, 使电路由硬件设计转变为软件设计, 使电子设计的核心转化为VHDL 语言的编程设计, 这样提高了设计的灵活性, 使电路 的设计复杂程度大大降低。 1.FPGA 最小系统电路：FPGA 正常工作时的基本电路，由钟和复位电路组成2.键盘输入电路：用×8 矩阵键盘组成个人的抢答按钮。同时包括Start, 三个由主持人控制的单独按钮。显示模块：用移位寄存器74HC164 驱动 位共阴数码管显示；数码管要显示的数据通过74HC164 串行数据端口输入。4 报警及相关信息显示：蜂鸣器电路和LED 灯显示相关状态信息指示电路。s1--s8表示输入，q1,q2,q3,q4,q5,q6,q7,q8表锁存输出，当clr=0时输出全为1，当clk=1时输出等于输入，程序如下所示： LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY lock IS PORT(s1: IN STD_LOGIC; s2: IN STD_LOGIC; s3: IN STD_LOGIC; s4: IN STD_LOGIC; s5: IN STD_LOGIC; s6: IN STD_LOGIC; s7: IN STD_LOGIC; s8: IN STD_LOGIC; clr: IN STD_LOGIC; q1,q2,q3,q4,q5,q6,q7,q8: OUT STD_LOGIC); END lock; ARCHITECTURE a OF lock IS BEGIN proces