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EDA实验二 4选1多路选择器设计实验
实验目的
进一步熟悉QuartusII的VHDL文本设计流程、组合电路的设计仿真和测试。
二、实验内容
实验内容一：根据以下流程，利用QuartusII完成四选一多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。
实验内容二：在试验系统上硬件测试，验证此设计的功能。对于引脚锁定以及硬件下载测试。输出信号接蜂鸣器。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制S0，S1，可使蜂鸣器输出不同音调）。
实验内容三：对VHDL不同描述方式的四选一多路选择器进行硬件实验，比较他们的特性。
三、程序设计
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY mux41a IS
PORT (a,b,c,d,s0,s1:IN STD_LOGIC; --输入信号
y:OUT STD_LOGIC); --输出信号
END ENTITY mux41a;
ARCHITECTURE one OF mux41a IS
SIGNAL S:STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
S=s0s1; --并置操作，获得二维矢量数据类型
PROCESS(s0,s1,a,b,c,d) --敏感信号
BEGIN
CASE S IS
WHEN00= y=a;
WHEN01= y=b;
WHEN10= y=c;
WHEN11= y=d;
WHEN OTHERS=NULL; --其它情况为空值
END CASE; --CASE语句结束
END PROCESS; --PROCESS进程语句结束
END ARCHITECTURE one;
分析： 从上图时序仿真可以看出：
s1s2=“00”时，输出Y=a；
s1s2=“01”时，输出Y=b；
s1s2=“10”时，输出Y=c；
s1s2=“11’ 时，输出Y=d；
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