采用直接数字综合器DDS发生器的设计.ppt

* 采用直接数字综合器DDS发生器的设计 移相正弦信号发生器设计 “FW” 是8位频率控制字 “PW”是8位相移控制字 正弦波ROM是存放正弦波数据的，10位数据线，10位地址线； POUT和FOUT分别为10位输出，可以分别与两个高速D/A相接，他们分别输出参考信号和可移相正弦波信号。 原理：图1是此电路模型图 32位加法器和32位寄存器是控制”地址步长”的----控制了频率 10位加法器和10位寄存器是控制读取正弦波ROM1与读取正弦波ROM2的”地址差”----控制相位差(移相) POUT FW 10位 加法器 10位 寄存器 正弦波 ROM1 32位 加法器 32位 寄存器 正弦波 ROM2 PW FOUT [9..2] [31..22] [31..22] [27..20] [31..0] [31..0] CLK 图1 基于DDS的数字移相信号发生器电路模型图 图2 数字式移相信号发生器完整结构 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DDS_VHDL IS -- 顶层设计 PORT ( CLK : IN STD_LOGIC; --系统时钟 FWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --频率控制字 PWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --相位控制字 FOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0); --可移相正弦信号输出 POUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); --参考信号输出 END; 数字移相信号发生器顶层设计文件 ARCHITECTURE one OF DDS_VHDL IS COMPONENT REG32B --32位锁存器 PORT ( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END COMPONENT; COMPONENT REG10B --10位锁存器 PORT ( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); END COMPONENT; COMPONENT ADDER32B --32位加法器 PORT ( A : IN STD_LOGIC_VECTOR(31 DOWNTO 0); B : IN STD_LOGIC_VECTOR(31 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END COMPONENT; COMPONENT ADDER10B --10位加法器 PORT ( A : IN STD_LOGIC_VECTOR(9 DOWNTO 0); B : IN STD_LOGIC_VECTOR(9 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); END COMPONENT; COMPONENT SIN_ROM --10位地址10位数据正弦信号数据ROM PORT ( address : IN STD_LOGIC_VECTOR(9 DOWNTO 0); inclock : IN STD_LOGIC ; q : OUT STD_LOGIC_VE