3电子设计2010【荐】.ppt

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数字系统设计部分 第三讲 信号发生器设计 正弦信号发生器 DDS方法 设计要求 设计一个函数信号发生器 输出1Hz~1MHz正弦波 输出幅度4V 负载电阻100Ω 频率步进1Hz 用模拟方法设计信号发生器 RLC振荡器 晶体振荡器 文氏电桥 …… 都不能够步进1Hz! 频带也太宽了! RC振荡器 缺点:稳定度不好 电容:不够精确、受外界温度影响 电阻 晶体振荡器 优点:稳定度高 缺点:频率几乎不可调节 文氏电桥 缺点:电位器调节频率 数字方法 DDS Direct Digital Synthesis 直接数字合成 DDS广泛应用于现代数字通信中 频率数控、调制解调(FM、PSK、QPSK、QAM……) DDS原理框图 相位累加器 ROM查找表 放一个大小为 的正弦表格 FW=M? 数字部分采用FPGA Altera CycloneII EP2C8Q208C8 微控制器采用32位MCU Atmel SAM7S64 (ARM7 Core) VHDL程序片断 LIBRARY IEEE; --32位加法器模块 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER32B IS PORT (A,B : IN STD_LOGIC_VECTOR(31 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END ADDER32B; ARCHITECTURE behav OF ADDER32B IS BEGIN S = A + B; END behav; LIBRARY IEEE; --10位寄存器模块 USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG10B IS PORT ( Load : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); END REG10B; ARCHITECTURE behav OF REG10B IS BEGIN PROCESS(Load, DIN) BEGIN IF LoadEVENT AND Load = 1 THEN DOUT = DIN; END IF; END PROCESS; END behav; D/A数模转换器 高速D/A 10bits THS5651 125MSPS 运放 TI 视频高速运放 采用专用芯片 AD9850 DDS 优点: 频率精确,极高的分辨率 快速的频率转换时间 步进间隔数字可调 频带很宽 不足之处: 相位抖动 成本较高 正交信号发生器 两路输出的DDS 数字移相信号发生器设计 双路正弦波发生 同频率,但是相位偏移 相位控制 任意波形发生器 修改ROM表 产生任意的周期波形 任意波形的周期频率可控 波形形状修改可以在短时间内完成 幅度控制 四象限电流型D/A 模拟乘法器 AD9854 另外一种方法 PLL Phase Locked Loop 锁相环 数字锁相环 PLL PLL框图与各部分作用 PLL原理 如果相位差恒定,频率就一定相等 锁相频率合成器 下变频型的单环频率合成器 双模前置分频器型单环频率合成器 多环频率合成器 小数分频频率合成器 PWM信号发生 DC-DC 直流电机驱动 TL494 SG3842 MCU SPWM DC-AC 各部分的作用 ? PD ————产生误差电压 ? LF ————产生控制电压 ? VCO ————产生瞬时输出频率 ● ▲ ▲ ▲ ● 框图 PLL环路在某一因素作用下,利用输入与输出信号的相位差 产生误差电压,并滤除其中非线性成分与噪声后的纯净控制信号 控制压控振荡器,使 朝着缩小固有角频差方向变化,一旦 趋向很小常数 (称为剩余相位差)时,则锁相环路被锁定了,即 充分必要条件 ● ● 原理 未锁定 锁定 * A D Lab * A D Lab 电子设计 杭州电子科技大学电子信息学院 电子系统集成技术研究所 F007:早期运放 现在已经淘汰 ????????????????????????????????????????????????????????????????????????????????????????????????

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