层次化4位加法器设计 VHDL.docVIP

课 程 设 计 说 明 书 学院 专业 题目 学号 姓名 同组人员 报告完成日期 成绩 指导教师 实验一 层次化４位加法器设计 实验目的 1、掌握用 VHDL 设计全加器的方法并实现。 2、熟悉设计平台及VHDL层次化设计。 实验仪器 1、硬件：计算机Gxsoc/sops-Dev-Lab CycloneII EP2C35F672C8 核心板 2、软件：正版Quartus8.0 实验设计要求 学习用VHDL或原理图设计方法，掌握全加器的设计方式及表示方式，极其与二进制表示的转换方法，完成编译、综合、适配、仿真和实验箱上的硬件测试，通过数码管观察结果。 采用层次化方法实现4位加法器，完成编译，仿真，引脚锁定，下载。 实验原理 通过动态扫描两组4BIT的二进制数据，同时还有一个单BIT的进位，把三者按照二进制加法原理进行加，求出和及进位，并通过电路显示出各部分数据（输入，输出）。 加数、被加数、“和”显示在共阳数码管上，进位输出显示在LED上。 程序代码 1、半加器Hadder代码 LIBRARY Ieee; USE Ieee.Std_Logic_1164.all; ENTITY HADDER IS Port (a,b: In Bit; Co, So: Out Bit); END HADDER; ARCHITECTURE fh1 Of HADDER Is BEGIN So = (a Xor b); Co = (a And b); END fh1; 2、或门 ora代码 LIBRARY Ieee; USE Ieee.Std_Logic_1164.all; ENTITY ora IS Port ( a: in Std_Logic; b: in Std_Logic; c: out Std_Logic); END ora; ARCHITECTURE org OF ora IS BEGIN c = a Or b; END org; 3、1位全加器f_hadder代码 LIBRARY Ieee; USE Ieee.Std_Logic_1164.all; ENTITY f_ADDER IS Port (x: In Std_Logic; y: In Std_Logic; cin: In Std_Logic; cout: Out Std_Logic; sum: Out Std_Logic); END f_ADDER; ARCHITECTURE fd1 Of f_ADDER Is Component HADDER Port( a,b: In Std_Logic; co,so: Out Std_Logic); END Component; Component ora Port(a,b: In Std_Logic; c: Out Std_Logic); END Component; Signal d,e,f: Std_Logic; Begin U1: HADDER Port Map(a=X,b=Y,Co=d,so=e); U2:HADDER Port Map(a=e,b=cin,Co=f,so=sum); U3:ora Port Map(a=d,b=f,c=cout); END ARCHITECTURE fd1; 4、4位全加器Qadd： Library ieee; Use ieee.std_logic_1164.all; Entity Qadd is Port (a:in std_logic_VECTOR(3 DOWNTO 0); b:in std_logic_VECTOR(3 DOWNTO 0); --cin:in std_logic; s:out std_logic_VECTOR(3 DOWNTO 0)); End Qadd; Architecture one of Qadd is Signal c0,c1,c2,c3 : std_logic; Component f_ADDER Port (x: I