一种基于VHDL语言数字频率计的设计与实现_谢煜.pdfVIP

通信与计算机 通信与计算机 ■ 西南交通大学电气工程学院 谢煜 黄为 一种基于VHDL语言数字频率计 的设计与实现 摘要：本文采用VHDL语言，运用自顶向下(Top To Down)的方法，使用Isp Expert集成开发环境进行 编辑、综合、波形仿真，并下载到CPLD器件中，设计并实现了8位数字频率计。 关键词：EDA；VHDL；数字频率计；波形仿真；CPLD 引言 数字频率计的设计原理 示管上可以显示的十进制结果。在 相比传统的电路系统的设计方 数字频率计的原理框图如图1 数码显示管上可以看到计数结果。 法，EDA技术采用硬件描述语言描 所示。它主要由5个模块组成：脉冲 述电路系统，包括电路的结构、行 发生器电路、测频控制信号发生器 设计实现 为方式、逻辑功能及接口。VHDL具 电路、计数模块电路、锁存器和译 数字频率计的顶层电路图及时 有多层次描述系统硬件功能的能 码驱动电路。 序分析 力，支持自顶向下(Top To Down)当系统正常工作时，脉冲发生 采用VHDL语言设计一个复杂 和基于库的设计特点。设计者可以 器提供标准1Hz的输入信号，经过 电路系统，运用自顶向下的设计思 不必了解硬件结构。从系统设计入 测频控制信号发生器进行信号的变 想，将系统按功能逐层分割的层次 手，在顶层进行系统方框图的划分 换，产生计数信号。测量信号时，将 化设计方法。在顶层设计中，要对 和结构设计，在方框图一级用 被测信号通过信号整形电路，产生 内部各功能块的连接关系和对外的 VHDL对电路的行为进行描述，并 同频率的矩形波，送入计数模块。 接口关系进行描述，而功能块实际 进行仿真和纠错，然后在系统一级 计数模块对输入的矩形波进行计 的逻辑功能和具体的实现形式则由 进行验证，最后再用逻辑综合优化 数，将计数结果送入锁存器中，保 下一层模块来描述。 工具生成具体的门级逻辑电路的网 证系统可以稳定显示数据，显示译 根据数字频率计的系统原理框 表，下载到具体的CPLD器件中去， 码驱动电路将二进制表示的计数结 图(图1虚线框内)，设计系统的顶 从而实现可编程的ASIC的设计。 果转换成相应的能够在七段数码显 层电路图如图2所示。 本文运用现代电子设计工具， 采用VHDL语言在CPLD器件上实 现一种8位数字频率计测频系统， 能够用十进制数码显示被测信号的 频率，不仅能够测量正弦波、方波 和三角波等信号的频率，而且还能 对其他多种物理量进行测量。具有 体积小、可靠性高、功耗低的特点。 图1数字频率计系统原理方框图 电子设计应用2003.725 通信与计算机 通信与计算机 低电平时停止计数。在停止计数期 间，测频控制信号发生器TESTCTL 的Load端产生一个上升沿，将计数 器在前1秒钟的计数值锁存进32位 锁存器REG32B中，并由8个7段译 码器将计数结果译出稳定显示。锁 存信号之后经过半个CLK周期，测