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目录
1.DSP时钟电路的作用和时钟信号的产生方法............2
2.锁相环PLL的功能、分类和应用方法介绍...............2
2.1硬件配置的PLL应用介绍............................3
2.2软件可编程PLL应用介绍............................4
2.2.1软件可编程PLL的工作方式............................4
2.2.2复位后时钟模式的设置...............................4
2.2.3时钟工作方式寄存器CLKMD的应用说明................... 5
2.2.4可编程PLLCOUNT锁存定时器的使用说明.................. 6
3. 可编程PLL不同时钟工作模式的切换编程.............7
3.1从DIV模式切换到PLL模式的切换编程...............7
3.2从PLL模式到DIV模式的切换编程....................8
3.3从PLL模式到PLL模式的切换编程,即改变PLL的倍率...........................................................9
3.4从DIV分频模式到DIV分频模式的切换............... 9
3.5紧跟在复位之后的PLL操作......................... 10
3.6使用IDLE指令时PLL的编程方法....................10
4.设计体会............................................... 11
5.参考文献............................................... 11
前言
一个完整的DSP系统通常是由DSP芯片和其他相应的外围器件构成。DSP硬件系统主要包括电源电路、复位电路、时钟电路等。DSP的时钟电路用来为TMS320C54x芯片提供时钟信号，由一个内部振荡器和一个锁相环PLL组成，可通过晶振或外部的时钟驱动。以下我们将着重讨论DSP硬件系统的基本设计中时钟电路的设计。
1.时钟信号的产生
为DSP芯片提供时钟信号一般有两种方法：
（1）使用外部时钟源的时钟信号，将外部时钟信号直接加到DSP芯片的X2/CLKIN引脚，而X1引脚悬空。外部时钟源可以采用频率稳定的晶体振荡器，具有使用方便，价格便宜，因而得到广泛应用。连接方式如图1.1所示。
（2）利用DSP芯片内部的振荡器构成时钟电路，连接方式如图1.2所示。在芯片的X1和X2/CLKIN引脚之间接入一个晶体，CLKMD引脚必须设置以启动内部振荡器。
图1.1 使用外部时钟源 图1.2 使用内部振荡器
2.锁相环PLL
锁相环PLL具有功率放大和时钟信号提纯的作用，利用PLL的锁定特性可以对时钟频率进行锁定，为芯片提供高稳定频率的时钟信号。除此之外，锁相环还可以对外部时钟频率进行倍频，使外部时钟源的频率低于CPU的机器周期，以降低因高速开关时钟所引起的高频噪声。
TMS320C54x的锁相环有两种形式：
(1)硬件配置的PLL：用于C541、C542、C543、C545和C546芯片。
(2)软件可编程PLL：用于C54A、C546A、C548、C549、C5402、C5410、和C5420芯片。
2.1硬件配置的PLL
硬件配置PLL，通过设定C54x的3个引脚CLKMD1、CLKMD2和CLKMD3的状态来选定时钟方式。上电复位时，DSP根据这三个引脚的电平，决定PLL的工作状态，并启动PLL工作。具体的配置方式如表2.1所示。
表中时钟方式的选择方案是针对不同C54x芯片的。对于同样的CLKMD引脚状态，使用芯片不同，所对应的选择方案就不同，其选定的工作频率也不同。因此，在使用硬件配置的PLL时，应根据所选用的芯片型号来选择正确的引脚状态。
由表2.1可见，进行硬件配置时，其工作频率是固定的。当不用PLL时，CPU的时钟频率等于内部振荡器频率或外部时钟频率的一半；若用PLL，CPU的时钟频率等于内部振荡器频率或外部时钟频率乘以系数N，即对内部或外
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