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1：用VHDL语言设计2选1多路选择器。 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END ARCHITECTURE one ; 2：将此二选一多路选择器看成是一个元件mux21a，利用元件例化语 句描述图1.1所示双2选1多路选择器，并将此文件放在同一目录中。 ENTITY MUXK IS PORT ( a1,a2,a3,s0,s1 : IN BIT; outy : OUT BIT ); END ENTITY MUXK ; ARCHITECTURE one OF MUXK IS COMPONENT mux21a PORT ( a,b,s : IN BIT; y : OUT BIT ); END COMPONENT ; SIGNAL tmp : BIT ; BEGIN U1 : mux21a PORT MAP ( a=a2,b=a3,s=s0,y=tmp); U2 : mux21a PORT MAP ( a=a1,b=tmp,s=s1,y=outy); END ARCHITECTURE one; 实验二 时序逻辑电路的VHDL设计 3：用VHDL语言设计D边沿触发器。 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT ( CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; BEGIN PROCESS ( CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ; Q =Q1 ; END bhv ; 4：用VHDL语言设计D锁存器。 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT ( CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS BEGIN PROCESS ( CLK,D) BEGIN IF CLK = 1 THEN Q = D ; END IF; END PROCESS ; END bhv ; 实验三 计数器的设计 ：含异步清0和同步时钟使能的加法计数器：含异步清0和同步时钟使能的加计数器实验四 显示设计 ：16进制数的译码显示：图显示电路 10：修改实验内容1的程序，增加8个4位锁存器作为输 出显示数据缓冲器，由外部输入8个待显示的十六进制数。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SMSCXS IS PORT ( AI: INOUT STD_LOGIC_VECTOR( 2 DOWNTO 0); --CLK : IN STD_LOGIC ; CLK0,CLK1,CLK2 : IN STD_LOGIC; D0 : IN STD_LOGIC_VECTOR( 3 DOWNTO 0); A : INOUT STD_LOGIC_VECTOR( 3 DOWNTO 0); --A : IN STD_LOGIC_VECTOR( 3 DOWNTO 0); K : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --COUT : OUT STD_LOGIC; LED7S : OUT STD_LOGIC_VECTOR( 6 DOWNTO 0)); --Q0 : OUT STD_LOGIC_VECTOR(3