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· 工程师笔记 · 手把手教你学 周兴华 CPLD／FPGA设计(十一)上 组合逻辑电路的设计实验 了2选 1数据选择器的逻辑 电路。 数字逻辑 电路系统按功能的不同，可以分为组合逻辑 电路和 3)采用行为描述方式的设计：在 D盘中先建立一个文件名 为 SELE2— 1的文件夹 ，然后建立一个 SELE2 时序逻辑 电路两大类。组合逻辑 电路在任意时刻产生的输出只取 — 1的新项 目，输入 决于该时刻的输入 ，而与电路过去的输入无关。常见的组合逻辑 以下的源代码并保存为SELE2—1．V。 moduleSELE2 电路有数据选择器、编码器、译码器、加法器等。 — 1(A，B，SEL，F)： ／／模块声明及输入输 1．2选 1数据选择器 出端 口列表 数据选择器又称为多路开关，它的逻辑功能是在地址选择信 inputA，B，SEL ∥定义输入端 口 号的控制下，从多路输入数据中选择某一路数据作为输出。 outputF： ∥定义输 出端 口as一 1)2选 1数据选择器简介：图1为 2选 1数据选择器的电 路框图，输入端为A、B，输出端为F，SEL为控制端。 表 1 2选 1数据选择器真值表如表 1所示，可见当控制信号 SEL 输入 输出 为 0时，输出端F输出A信号；当SEL为 1时，F输出B信号。 SEL B A F 使用 Max+plusll或 Quartusll集成开发软件进行开发及实 O O O 0 验的过程我们在本刊已经作了详细介绍，读者朋友可参考，做法 O O 1 1 完全一样。这里我们以Quartusll集成开发软件为主进行开发。 0 1 O 0 2)采用数据流描述方式的设计 ：在D盘中先建立一个文件 O 1 1 1 名 为 SEL2— 1的文件夹，然后建立一个 SEL2—1的新项 目，输入 1 0 O O 以下的源代码并保存为 SEL2—1v。 1 0 1 0 moduleSEL2 1 1 0 1 — 1(A，B，SEL，F)： ／／模块声明及输入输 出端 口列表 1 1 1 1 inputA，B，SEL； ／／定义输入端 口