ch06时序逻辑电路设计.pptVIP

时钟方程： 时序图 Q0每输入一个时钟脉冲翻转一次， Q1在Q0由1变0时翻转， Q2在Q1由1变0时翻转。 电路图 由于没有无效状态，电路能自启动。 Q0是二分频； Q1是四分频； Q2是八分频。 3位二进制异步减法计数器 状态图 选用3个CP下降沿触发的JK触发器，分别用Q0、Q1、Q2表示。 000 111 110 101 100 011 010 001 各个触发器的状态方程： 时钟脉冲CP方程： 各个触发器的驱动方程： 时序图 [2]二进制同步计数器 以3位二进制加法计数器为例 选用3个CP下降沿触发的JK触发器，分别用Q0、Q1、Q2表示。 时钟方程： 000 001 010 011 100 101 110 111 各个触发器的驱动方程： 时序图 Q0每输入一个时钟脉冲翻转一次； Q1在Q0=1时，在下一个CP触发沿到来时翻转。 Q2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。 3位二进制同步减法计数器 选用3个CP下降沿触发的JK触发器，分别用Q0、Q1、Q2表示。 时钟方程： 000 111 110 101 100 011 010 001 驱动方程： 时序图 2.集成计数器 1.优点：体积小，功耗低，功能灵活。2.几种常用的集成计数器： 一、74LVC161 74LVC161 是4位集成二进制同步加法计数器，具有计数、保持、预置、异步（低电平）清零功能， 1、异步清零。与时钟无关，所以时间短暂。 2、同步并行置数。时钟处于上升沿。 3、两个输入使能端只要有一个为低电平，不管时钟，此时数据保持。 注意：CEP=0，CET=1，进位输出TC也保持不变。 CET=0，不管CEP如何，进位TC=0。 TC=CET ×Q0 ×Q1×Q2 ×Q3，主要用来作为芯片功能的扩展。 4、计数。 0 1 1 1 1 CR 清零 × 0 1 1 1 PE 预置 × × × × 0 × × 0 1 1 CEP CET 使能 × ↑ × × ↑ CP 时钟 × × × × D3 D2 D1 D0 × × × × × × × × × × × × D3 D2 D1 D0 预置数据输入 0 0 0 0 D3 D2 D1 D0 保 持 保 持 计 数 Q3 Q2 Q1 Q0 输出 工作模式 异步清零 同步置数 数据保持 数据保持 加法计数 74LVC161的功能表 二、集成计数器74161的应用 现有的74161是16进制计数器构成N进制计数器时，如果N16，只需要一片74161即可，如果N16,则需要多片。分别介绍： 举例：用74161组成六进制计数器 实现方法有两种：反馈清零法和反馈置数法 （1）反馈清零法——适用于具有异步清零端的集成计数器 1、用一片74161来设计小于16的计数器。 1 Q D CR ∧ CET CEP 74161 TC 3 3 Q D 2 1 1 Q PE 0 0 Q CP D D 1 计数脉冲 2 0 0 0 0 ＆ 0000 0001 0010 0011 0100 0101 0110 （2）反馈预置法适用于具有同步预置端的集成计数器。 1 0 0 1 Q D1 CR ∧ CET CEP 74161 TC 3 Q D2 2 1 1 Q PE 0 1 Q CP D3 D0 计数脉冲 1 3 Q 1011 0 1001 1101 Q 1010 Q 1 Q 1110 2 1111 1100 例1：用集成计数器74161和与非门组成的7进制计数器。 3 Q 0101 0 0011 0111 Q 0100 Q 1 Q 1000 2 1001 0110 0 0 1 1 Q D1 CR ∧ CET CEP 74161 TC 3 Q D2 2 1 1 Q PE 0 1 Q CP D3 D0 计数脉冲 ＆ 练习： 试分析图示电路，画出它的状态图，说明它是几进制计数器。 Q D1 CR ∧ CET CEP 74161 TC 3 Q D2 2 1 1 Q PE 0 1 Q CP D3 D0 计数脉冲 0 1 1 1 1 CP D0 D1 D2 D3 74161 ∧ CEP CR PE 3 Q 2 Q CET TC 1 Q 0 Q 1 1 计数脉冲 同步计数器有进位输出端，可以选择合适的进位输出信号来驱动下一级计数器计数。计数器级联的方式有两种，一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而