Verilog硬件描述语言(三).pptVIP

Verilog硬件描述语言 （三） * * 课程内容 一、有限状态机理论 二、有限状态机描述 三、有限状态机举例 四、有限状态机总结 定义： 有限状态机（FSM）是一种算法思想，简单而言，有限状态机由一个初始状态、输入和根据输入及现有状态转换为下一个状态的转换函数组成。 结构： 类别： Moore型 Mealy型 Mealy/Moore混合型 Moore型： Mealy型： Mealy/Moore混合型： 设计流程： FSM电路有哪些状态 给出这些状态的编码方式 明确初始复位状态 明确这些状态的转换关系 和转换条件 Verilog描述 常见编码方式： One－Hot编码 Johnson编码 典型Gray码 顺序编码 No 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 10000000000100000111000111110111111111111110111110001110000010000000 0000000000000001 0000000000000010 0000000000000100 0000000000001000 0000000000010000 0000000000100000 0000000001000000 0000000010000000 0000000100000000 0000001000000000 0000010000000000 0000100000000000 0001000000000000 0010000000000000 0100000000000000 1000000000000000 状态存储方式： 用什么器件来存储FSM的状态？ 时钟沿跳变触发器（Flip－Flop） 电平触发的锁存器（Latch） N个状态的FSM，需要多少个Flip－Flop来存储其状态？ 最少需 个 最多使用N个 具体由状态编码方式决定 状态转换图设计要素： 抽象出电路有哪些状态 说明FSM初启时进入的状态 状态转换的关系和条件 排除FSM不可能进入的状态 预防FSM出现死锁 举例： 状态编码描述：直接使用整数描述 case(moore_state) 0: …… 1: …… …… endcase …… 状态编码描述：利用parameter声明 parameter S0=0,S1=1; …… always@(mealy_state or a) case(mealy_state) S0: …… S1: …… endcase ……. 状态编码描述：利用‘define定义 ‘define S0=0; ‘define S1=1; …… always@(mealy_state or a) case(mealy_state) S0: …… S1: …… endcase ……. 逻辑描述 当前状态逻辑 下一状态逻辑 输出逻辑 当前状态逻辑描述： always @(posedge clk or negedge Reset) begin if (~Reset) PS = FSM_Initial_State; else PS = NS; end FSM初始状态设置 FSM在时钟控制下的状态转移情形 下一状态逻辑描述： always @( PS or I ) begin case (PS) ST0: 描述FSM的函数 NS = f(ST0, I); ST1： 描述FSM的函数 NS = f(ST1, I); …… STn-1： 描述FSM的函数 NS = f(STn, I); default： 描述FSM在缺省情形下的NS取值情形；