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可编程VHDL实验报告(加法器,抢答器) 030940115
可编程器件与数字系统设计
实验报告
0309401
0309401
班级：00330099440011
030940115
030940115
学号：003300994400111155
姓名：刘高
3-8
3-8
33--88
实验一：全加器及 译码器的实现
一：实验内容与要求：
1、熟悉开发环境
2、熟悉文本输入方式，并完成3－8译码电路的设计，并进行仿真测试，给出仿
真结果，对结果进行分析；
3、熟悉图形输入方式，并完成一位全加器的设计，并进行仿真测试，给出仿真
结果，对结果进行分析
二：设计方法：
2.1
2.1
22..11 全加器的设计：
表一：一位全加器真值表
输入 输出
A B CIN S COUT
0 0 0 0 0
0 0 1 1 0
0 0 0 1 0
0 1 1 0 1
1 1 0 1 0
1 1 1 0 1
1 0 0 0 1
1 0 1 1 1
从上表可以得出其逻辑表达式为
S= ABCI+ ABCI+ ABCI+ ABC= A⊕ B⊕C
CO= AB+ BC+ AC
由逻辑表达式可以得到其逻辑图，图2.1 是在Quartus II里画的全加器的原理图
图2.1 一位全加器原理图
下面是过程性截图和仿真结果
图2.2 过程性截图
图2.3 仿真结果
结果分析与总结：从仿真结果来看，输出COUT 和S 有一定的延迟，因为这个仿真是在
TIMING模式下进行的，即相当于在实际环境的时序分析结果，若把仿真模式改为
FUCTIONAL 类型，则结果会更加理论化，理论仿真结果如图2.4
图2.4 理论仿真结果
2.23-8
2.23-8
22..2233--88 译码器的设计
3-8 译码器的接口图如下
在这里可以用编程的方法实现，程序如下：
libraryieee;
use ieee.std_logic_1164.all;
entity dc38 isport (
a,b,c :instd_logic;
y :outstd_logic_vector(7downto 0));
enddc38;
architecture depictof dc38is
signal tmp:std_
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