9.3 D_A接口设计.pptVIP

9.3 D/A接口设计 D/A 转换器概述 D/A转换器输入的是数字量，经转换后输出的是模拟量。有关D/A转换器的技术性能指标很多，例如分辩率、建立时间、接口形式、偏移量误差以及线性度等等。 D/A转换器有2大类：一类是在电子线路中使用，不带使能控制端口和控制端口，只有数字量输入和模拟量输出；另外一类带有使能控制端口，可以与微机直接连接。在本书电路板中采用后者中的DAC0832，以实现数字信号到模拟信号的转换，下面将重点介绍该芯片的结构及使用。 DAC0832 FPGA与DAC0832接口电路原理图 FPGA与DAC0832接口电路设计 P1_3～10向DAC0832的数据输入口（DI0~DI7）输送数据。 P1_2提供DAC0832数据锁存允许控制信号ILE，高电平有效。 P1_1提供DAC0832控制信号（CS:片选信号；），低电平有效。 Iout1、Iout2、Rfb与运算放大器LM324完成电流/电压的转换 DAC0832 输出控制时序图 DAC0832 时序 根据DAC0832 输出控制时序，利用接口电路图，通过改变输出数据设计一个锯齿波发生器。DAC0832是8位的D/A转换器，转换周期为1μs。锯齿波形数据可以由256个点构成，每个点的数据长度为8位。又因为FPGA的系统时钟为50MHz，必须对其进行分频处理,这里进行64分频，得到的锯齿波的频率为762.9Hz。 DAC0832 接口电路程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity DAC0832 is port(clk:in std_logic; --系统时钟 rst:in std_logic; --复位信号 ile:out std_logic; --数据锁存允许信号 cont:out std_logic; --控制信号 data_out:out std_logic_vector(7 downto 0)); --波形数据输出 end DAC0832; architecture behav of DAC0832 is signal q:integer range 0 to 63; --计数器 signal data:std_logic_vector(7 downto 0); --波形数据 Begin process(clk) begin if rst=1 then q=0; --复位，对计数器q清零 elsif clkevent and clk=1 then if q=63 then q=0; --此IF语句对系统时钟进行64分频 if datathen data else data=data+1; end if; else q=q+1; end if; end if; end process; ile=1;cont=0;data_out=data; --ile、cont赋值；波形数据输出； end behav; 第*页 2007年2月10日 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 2007年2月10日 第*页 转换精度:8位; 单电源供电:+5V～+15V; 基准电压:±10V； 电流建立时间:1μS； 工艺:CMOS; 低功耗:20mW; 封装:20引脚，DIP 接下页 接下页 第*页 2007年2月10日 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社