CMOS电路开路故障可测性设计.pdfVIP

CMOS电路开路故障可测性设计 北京力合电子公司朱恒静 东北徽电子研究所李桂华 擒要本文在介绍CMOS电路s．op∞故障产生的原因及测试方法的基础上，讨论 了不同的开路故障对晶体管级电路行为的影响，提出了测试这些故障所遇到的问题， 同时讨论了可能的解决方法。 l，概述 故障模拟和CMOS电路的测试已经取得了业界广泛的注意。目前，通过研究vLSI 失效的故障机理及故障产生的原因，己得出如下结论： · 失效随机分布于VLsI系统中，系统各部分具有相同的故障产生概率。 · 失效的种类主要有存在于金属层和扩散层内的短路和开路，金属层和扩 散层之间的短路和开路很少见。 短路和开路故障引起的主要原因是金属(多晶硅)的过多或丢失。有文献报导，大 多数故障是由悬浮的金属线所引起的。开路故障的产生不仅与工艺有关，而且与淹没 层的拓扑结构有关。 本文将用到以下术语： 正(负)毛刺：稳态电平应为逻辑“o”(逻辑“l”)，由于毛刺的存在而暂时处于 逻辑“l”(逻辑“0”)。 OvertexOv(1venex 1v)：表示逻辑门的一组测试向量，在此组测试向量的作 用下，无故障存在时输出节点的状态为‘0’(‘l’)。 凡灿玲t々est；多于一个向量的测试序列，任何两个连续的测试向量只有一位是变 化的。 2．开路故障模型 完全断开所形成的开路故障已经有了普遍的研究。在许多情况下，完全断开这种 假定是不成立的。通常，用一个电阻和一个电容并联来模拟开路故障，用一个较高阻 值的电阻(500Ko㈣来模拟漏电流，电容值取决于存在断开故障的线路的尺寸，基本 上在10。午一lO‘13F之间。 由于开路故障的存在，CMOS组合电路会表现出时序电路的特性，因此，CMOS 电路的开路故障被认为是非传统(n∞cl∞∞a1)故障，这种时序特性不能用smck．at 故障模型来模拟。通常，时序电路故障的涌试至少需要两个向量进行测试，第一个测 试向量初始化输出节点，第二个测试向量将故障传播到输出节点。如果s．ap∞故障存 在于n部分(p部分)，第一个测试向量应当使得输出为‘l’(‘0’)。 两个向量测试的产生是一个非常复杂的过程， CPU时间的大量占用使得测试的 产生变得非常昂贵。同时，两个向量的测试也存在着局限性，给测试s．open故障带来 了新的问题。下面讨论这些问题并提出解决方法。 3．开路故障测试所遇到的问题 前面己指出，CMOS电路存在开路故障时会表现出时序电路的特性，因此，需要 两个向量的测试序列测试s-0p∞故障。这一部分将讨论一些使得两个向量的测试很难 有效的因素。 3．1时间间隙对测试的影响 6 已有文献报导，在从第一个测试向量向第二个测试向量变化的过程中，不确定的 逻辑值可能会时初始化的状态无效。也就是说，电路的延迟和时间间隙会使得两个向 量的测试变得无效。下面是一个例子。 F；AB+页．百+CD+F．万+肋 “一 e—j 图2．1例子中用到的组合电路 表达式的功能可以用图2．1所示的与一或门实现，×表示s．op∞故障。为检测此 第二个测试向量向量为(1001)。在从第一个测试向量向第二个测试向量的变化过程 中，中间状态(10ll或1101)可能会改变输出节点的状态。对于观察者来说，这种 现象表示s．op∞故障是不存在的。由此可见，在电路存在延迟时，某些s删p瞰故障不 能被测试出来。 从上述示例可以看出，对于某些故障来说，时间延迟会使得两个向量的测试无 效。对于IC测试机，这种故障是冗余的，但这种由随机延迟引起的故障，可能会使得 电路不能正常工作。 3．2 R曲∞ttest序列和可测性设计 为了克服两个向量的测试有时会无效的局限性，建议采用Robustt