2010CB934300-相变存储器规模制造技术关键基础问题研究.docVIP

项目名称： 相变存储器规模制造技术关键基础问题研究 中国科学院上海微系统与信息技术研究所 2010年1月-2014年8月 中国科学院 上海市科委 实现PCRAM商用化问题是本项目拟解决的关键科学问题和主要研究内容如下： 高性能PCRAM相变材料体系的研究 通过使用稳定的二元固相、电中性(符合化学计量比)、p轨道电离度、4) s–p轨道的杂化程度这四个原则快速设计出新型相变材料的相图相图中最为可能的性能优良组份RAM单元和阵列，研究某一组分相变材料的电学性能，获得器件I-V、R-V和疲劳特性等，最为核心的是与存储数据保持力相关的材料的热稳定性研究。 高密度PCRAM单元之间的串扰问题研究 通过纳米组装与加工工艺实现对材料的存储性能、纳米尺寸效应、高密度串扰的实验验证，进一步研究812英寸材料的制备工艺，实现膜厚的均匀性与性能的一致性，为存储阵列的制备奠定基础。 基于中芯国际45nm技术工艺和新搭建的与其相兼容的12英寸PCRAM材料制备与单项工艺开发的平台，开展高密度、大容量PCRAM芯片所需关键纳米工艺（包括浸入式曝光、填充、刻蚀、抛光等工艺以及新型二极管的开发工艺）的开发及所涉及科学问题的探讨，优化纳米1R1D（一个可逆相变电阻和一个二极管）存储单元的集成工艺及其失效机制分析。具体将围绕相变材料的物理及电学特性，设计相应的器件结构和工艺流程，排除与现有工艺在材料、工艺集成、器件性能和可靠性等方面的非兼容性，获得具有我国自主知识产权的工艺。需要解决的重要科学与技术问题有：选择/驱动二极管阵列的结构设计、工艺集成和性能提升在目前成熟的各类型存储器中，MOSFET被广泛地用作选择开关器件。PCRAM在执行RESET操作时，需要提供较大的瞬间电流（约0.5-1mA/单元）。如果选用MOSFET作为选择开关，就必须增加沟道宽度来满足大电流的需求，单元面积也相应增加。包括Renesas在内的一些国际大公司采用MOSFET+相变电阻的结构，其单元面积在25~45F2的范围（F是某一技术节点有源区最小半周期的尺寸，以45纳米逻辑电路的设计规则为例，有源区和氧化隔离区的最小尺寸都是70纳米，因此F等于70纳米，F2等于900纳米2）。单元的面积越大，技术的竞争力便越差。目前DRAM和FLASH的单元面积大致分布在6-12F2。因此以MOSFET作为选择开关无法参与高密度大容量存储器的竞争，只能应用于一些特殊的领域。为提高选择开关器件的电流驱动能力，同时保持存储单元面积不变，双极型器件是最佳选择。Samsung公司开发出了以选择性硅外延为关键技术的二极管阵列制造专利技术，单元面积约为5.8F2。将基于自主专利的双沟槽结构开发二极管阵列的制造工艺，目标是研发出小于10F2尺寸的存储单元。在p型掺杂硅衬底上首先在平行方向采用深沟槽作为字线间的隔离，并在深沟槽侧壁的特定深度淀积n型重掺杂砷硅玻璃（ASG），并通过热扩散工艺在深沟槽间形成n型重掺杂埋层。如此形成的被深沟槽隔离的n型重掺杂埋层便是二极管阵列的字线在深沟槽和字线埋层形成之后，深沟槽侧壁上淀积的砷硅玻璃以湿法腐蚀去除。然后在完成字线的深沟槽隔离（DTI）后采用CMOS逻辑电路标准工艺制作浅沟槽隔离（STI）。在存储器阵列中，STI的方向垂直于字线方向，STI的深度到达n型字线埋层的上方。这样字线埋层上方的区域由STI隔离为独立单元。这些独立单元在之后的n井注入工艺中形成n型浅掺杂与n型重掺杂的字线埋层相连接，在源漏注入工序中在单元硅表面实现p型重掺杂而形成p-n结，从而在CMOS标准工艺中完成二极管阵列的制作。深沟槽必须有的深度超越n型埋层进入p型衬底以保证字线埋层间的有效隔离在深沟槽中填入多晶硅之后，是否要将多晶硅反刻至硅片表面以下再以氧化硅将其封闭封闭多晶硅理论上会增强深沟槽隔离的可靠性，但同时也会增加工艺的复杂程度和生产成本对比于CMOS标准工艺中STI均匀的衬底薄膜，在存储器阵列中因深沟槽而引入多种衬底介质，因此给STI的刻蚀带来更多要求，需要同时兼顾对不同材料刻蚀速率的设定和刻蚀形貌的优化。 相变材料在45nm尺度的填充性及工艺优化相变材料在45nm尺度的刻蚀工艺、相关机理及工艺过程对材料物理性能影响的研究相变材料在45nm尺度的抛光工艺、相关机理及工艺过程对材料物理性能影响的研究化学物质对相变材料CMP中的化学反应机理研究氧化剂一般而言对金属材料抛光，通过抛光液中的化学成分使表面氧化并形成钝化层，然后通过机械作用去除。因而氧化反应对抛光后表面质量十分重要，当氧化剂过少时，机械作用过大，容易在晶片表面形成划伤等缺陷；而氧化剂太多，可能导致表面化学势过高，进入腐蚀区，造成表面有腐蚀坑等缺陷。通过对氧化剂的筛选和浓度影响的研究，可以控制抛光速率和抛光后表面质量，达