高清晰度电视视频解码器后处理单元的研制.pdfVIP

3 高清晰度电视视频解码器后处理单元的研制 陈仕东 朱继莲 柴振明 中国科学院电子学研究所 摘要 本文介绍了国家“九五”高清晰度电视(I-IDTV)科技攻关项目的视频解码器视频后处理单元的设计． 该系统采用现场可编程门阵列(FPGA)芯片完成视频后处理的色度内插、彩色矩阵变按电路的高速数字詹号 处理(DSP)运算，采用分布式全并行算法实现了关踺的高述二进制补弼乘法器．并将散字红绿蓝分量信号经 数／模变换和视频驱动送入高清晰度电视监示器，系统工作频率达到54MHz． 前言 近二十年来，始于模拟制式的高清晰度电视的研究取得了惊人的进步，美国率先颁布了以 MPEG一2标准为基础的全数字式频道兼容地面广播制式。由于高清晰度电视庞大的产业前景， 我国也十分重视该领域的研究工作。 “八五”期问，对高清晰度电视的部分结构进行了硬件及 软件的仿真，取得部分实验样机； “九五”期间，国家对“高清晰度电视重大科技产业工程功 能样机系统研究开发”进行立项，起动了我国的高清晰度电视样机的研究工作。研制高清晰度 电视有两个实施方案，～个是采用国外的现成的现行常规电视的^oEG视频编解码芯片组，构 成高清晰度电视的编码、解码器：另～食是采用通用可编程逻辑器件，自行开发研制编解码器， 这有利于我国自行研制商用IIDTV解码器芯片组． 视频解码器的处理与视频编码器正好相反，主要包括：解复用、输入缓存与系统控制、系 统定时与核心解码、视频显示缓存、数字后处理及D／A变换等单元。传输码流经串饼转换后送 人FIFO缓冲器，再经解复用分离出视频码流、音频码流、节目时钟基准(PCR)以及附加数 据流，分别传递给视频解码器、音频解码器和解码系统定时等单元。输人缓存及系统控制由码 率缓存器、句法分析／定长解码／数据分流器及并行的数据条存皓器组成，将Sequence层视频码流 Slice层数据亟建为精确象素数据并送显示缓存．视频显示缓存由帧存储器及辅助电路组成，将 按宏块排列的象素数据变换成光栅扫描排列，同时将9路子核心解码器解出的水平图象条台并 为憾帧图象，井将该4：2：0格式∞Tv图象按显示的光榴扫描顺序输出。数宁后处理及D／A变 换电路包含色度信号内插电路、彩色矩阵电路、D／A变换电路，完成色度信号从4：2：0到4：4：4 图象格式转换及Y、cr、cb到R、G，B转换，分量数字视频信号到分量模拟视频信号的 变换，并视需要调整视频带宽及均衡滤波。系统定时由锁相环、时钟／定蹦诙复、子系统同步电 路等组成，产生视频解码器系统所要求的所有时钟。由PCR做为解码器中定时比较的参考信号， 使解码过程与编码过程同步。同时，利用PCR、解鸺时标l 时钟一起进行相位校准，搜索到帧起始信号去同步9路并行子核心解码器，并产生视频显示的 行场同步信号．解码嚣的结拘如图(!)昕示： 近几年专用集成电路(ASIC)发展微迅谜，按制造方法分可分为金定制、半定制和可缅程 三类。其中，一叮编程ASIC不需要定制掩模，按照逻辑设计对芯片进行编程和调试，实现特定应 用的逻辑功能。目前，可编程ASIC主要有两种结构：复杂可编程逻辑器件(CPLD)结构和现 辑资源丰富，布线资源有限．因此，FPGA器件逻辑容量大，集成发商，能够高密度大容量集 成高速DSP运算电路，本视频解码器后处理单元选甩了大容量FPGA器件，单片集成了视频后 处理器的全部数字运算与控制逻辑。 一-298— ●一 簟‘ 图(1)}玎)W视频解码器结构框图 本文提出一种基于FPGA芯片实现后处理电路中高速DSP运算的设计和实现方案．时钟频 率为54MHz． 系统设计 彩色编码利用了人眼对亮度和色度感知方式的差别，在亮度(Y)和色差(Cr、Cb)彩 色空间中，大部分高频集中在Y分量中：人眼对色度分量中高频成分的敏感度弱于亮度分量的 高频成分．根据这些特点，在高清晰度电视系统中色度分量通过低通滤波器后在水平和垂直两 个方向上均做2：1亚抽样，生成了空间分辨率为亮度分量的四分之一的色度分量．色度信号空间 抽样的垂直位置并不对应原始抽样点，而是在连续两行的中间．由4：2：0格式的抽样结构恢复 4：4：4：格式的Cr和cb值，需进行水平和垂直内