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《微机系统与接口技术》复习要点 微处理器 80486的内部结构 总线接口,指令预取,指令译码,控制,整数,分段,分页,浮点和Cache部件2.2 Pentium的内部结构特点 指令和数据Cache分开 指令Cache,TLB,预取缓冲器,BTB,指令译码,控制,控制ROM,两条流水线(U,V流水线) 超标量结构的整数部件 流水线式的浮点部件 4KB,4MB的页面 数据整合和出错检测 调试和测试 32位CPU的寄存器组 通用REG:EAX.EBX,ECX,EDX,ESI,EDI,EBP,ESP 段REG和描述符REG:CS,SS,DS,ES,FS,GS及其段Cache中描述符R IP和EIP:16/32位操作,实模式和VM8086/保护模式 EFLAGS:ID VIP VIF AC VM RF NT IOPL OF DE IF TF SF ZF AF PF CF 控制REG：CR0,CR1,CR2,CR3,CR4 系统地址REG:GDTR,IDTR,,TR,LDTR 调试REG:DR0,DR1,DR2,DR3,DR4,DR5,DR6,DR7 测试REG:TR0,TR1,TR2,TR3,TR4,TR5,TR6,TR7 模型专用REG:02H~0EH:TR1~TR12,RDMSR WRMSR 00-01H:机器检查地址和类型,10H~13H:性能监测 2.4 实地址模式 80486的复位 pentium的复位,RESET:寄存器和引脚的状态 内部自测试 INIT 2.5 保护模式 选择符:Index,TI,RPL 段描述符：代码段和数据段（堆栈段，一般数据段） 系统描述符：各种类型：LDT描述符，TSS描述符 中断描述符：调用门，任务门，中断门，异常门;门描述符 描述符表：GDT，LDT，IDT 保护：特权级，存储器，OS的保护和保护模式的转子返回 2．6 虚拟8086模式 与实模式及保护模式的区别 进入和退出 2．7 工作模式的转换： 2．8 中断与异常的类型、向量号、描述符表 2．9 实模式下中断处理序列 2．10 保护模式下的中断处理，堆栈结构，特权保护，错误代码 通过中断门和异常门 通过任务门 2．11 虚拟8086模式下的中断和异常 2．12 段式存储管理和页式存储管理，地址空间的转换 2．13 虚拟地址到线性地址的变换 2．14 页变换原理和过程 CR3、页目录表、页表、页 页目录项和页表项 转换后援缓冲器TLB 2．15 虚拟8086模式存储管理 2．16 32位TSS的格式 2．17 TSS描述符、任务门和TR 2．18 任务转换过程 启动 保护性检查 转出任务的状态保存 TR加载 转入任务的寄存器加载和任务执行 2．19 32位微处理器的多处理 总线锁定：LOCK# LOCK前段：LOCK 自动锁定：中断响应，测试和设置TSS D，修改段D，修改页目录项和页表项 伪锁定：PLOCK# 2．20 Cache的工作原理 2．21 80486内部cache的结构和操作：4路组相联，标签块，数据块，有效性/LRU块 页级cache管理：CR3、页目录项、页表项中位对PCD，PWT控制 2．22 Pentium的cache M.E.S.I一致性协议及转换 2．23 80486的引脚与功能 地址：总线，20位屏蔽 数据：总线，奇偶检验，宽度 总线：周期定义，控制，突发，仲裁 cache：行无效，控制，页cache控制 浮点出错报告 中断、复位、时钟 2．24 Pentium的引脚与功能 地址：总线，20位屏蔽，地址奇偶及检测 数据：总线64位，奇偶检测允许 总线：周期定义，控制，仲裁 SCYC，CACHE#，NA# Cache:行无效，控制，页Cache控制 增加Cache控制：WB/WT# Cache一致性:HIT#,HITM#,INV 写顺序：EWBE# 错误检测：浮出错保留 增加总线周期检测BUSCHK#，功能冗余校验FRCMC#，内部出错IERR# 测试访问口TAP 中断，初始化，复位，时钟 系统管理模式 断点性能监控 第三章 内存储器 3．1 半导体存储器 ROM与RAM SRAM与DRAM EDO RAM SDRAM CDRAM Flash memory 3.2 存储器地址空间的硬件组织 16/32位CPU的存储器组织 对准（齐）和非对准（齐）的字，双字传送 3.3 PC/XT存储器子系统 RAS#和CAS#生成电路 RAM电路 奇偶校验电路 DRAM的刷新 3.4 Pentium机器存储器子系统 DRAM存储阵列 RAS#和CAS#地址多路转换电路 数据总线收发电路 控制逻辑电路 第四章 输入与输出(I/O)接口 4.1 8254的功能，结构，控制字和状