第7章 VHDL语句.ppt

下载文档 降价啦

45
0
约2.57万字
约 56页
2015-08-07 发布于河南
举报
版权申诉
保障服务

第7章 VHDL语句.ppt

1、本文档共56页，可阅读全部内容。
2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。

7.2.2 实体说明语句例7-24：一位全加器（参考图3-9、图3-10） LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY f_adder IS PORT( ain, bin, cin:IN std_logic; sum, cout :OUT std_logic ); END f_adder; ARCHITECTURE e_ad OF f_adder IS SIGNAL so1,co1,co2 : std_logic; --结构体全局信号定义 BEGIN h_adder1:BLOCK --半加器u1 BEGIN PROCESS (ain,bin) BEGIN so1= NOT (ain XOR (NOT bin)) ;co1= ain AND bin; END PROCESS; END BLOCK h_adder1; h_adder2:BLOCK --半加器u2 SIGNAL so2:std_logic; --块局部信号定义 BEGIN so2= NOT (so1 XOR (NOT cin)) ;co2=so1 AND cin; sum=so2; END BLOCK h_adder2; or2:BLOCK --或门u3 BEGIN PROCESS (co2,co1) BEGIN cout=co2 OR co1; END PROCESS; END BLOCK or2; END e_ad; 图7-3 例7-24的RTL电路图例7-26 : 一位锁存器（被调用） LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY latch IS PORT ( D, ENA: IN STD_LOGIC; Q: OUT STD_LOGIC ); END ENTITY latch; ARCHITECTURE one OF latch IS SIGNAL sig_save: STD_LOGIC; BEGIN PROCESS (D, ENA) BEGIN IF ENA=‘1’ THEN sig_save=D; END IF; Q= sig_save; END PROCESS; END ARCHITECTURE one; 例7-27 : 8位三态锁存器 LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY SN74373 IS PORT ( D: IN STD_LOGIC_VECTOR(8 DOWNTO 1); --数据输入端 OEN,G: IN STD_LOGIC; --OEN输出使能端，G数据锁存控制端 Q: OUT STD_LOGIC_VECTOR(8 DOWNTO 1) ); END ENTITY SN74373; ARCHITECTURE two OF SN74373 IS SIGNAL sigvec_save: STD_LOGIC_VECTOR(8 DOWNTO 1) ; BEGIN PROCESS (D, OEN,G, sigvec_save) BEGIN IF OEN=‘0’ THEN Q= sigvec_save; ELSE Q=“ZZZZZZZZ”; END IF; IF G=‘1’ THEN sigvec_save=D; END IF; END PROCESS; END ARCHITECTURE two; 7.2.9 REPORT语句课后习题 7-3；7-7 ARCHITECTURE behave OF adders IS COMPONENT addern --元件调用