L数码数字钟设计—数码管.docVIP

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数码管选择 module choice(CLK,ENT,SEL,QS0,QS1,QM0,QM1,QH0,QH1,Q); input CLK,ENT; input [3:0] QS0,QM0,QH0; input [7:4] QS1,QM1,QH1; output [2:0] SEL; output [3:0] Q; reg [3:0] Q; reg [2:0] SEL; always @(posedge CLK or negedge ENT) begin if(~ENT) SEL=b000; else if(SEL==b101) SEL=b000; else SEL=SEL+1; end always @(SEL) begin case (SEL) b000: Q=QS0; b001: Q=QS1; b010: Q=QM0; b011: Q=QM1; b100: Q=QH0; b101: Q=QH1; default: Q=bzzzz; endcase end endmodule Cnt24 24进制 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt24 IS PORT(CLK,RST:IN STD_LOGIC; Q0,Q1:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END cnt24; ARCHITECTURE one OF cnt24 IS SIGNAL EN1:STD_LOGIC; BEGIN PROCESS(CLK,RST) BEGIN IF RST=1 THEN Q0=0000; ELSIF CLKEVENT AND CLK=1 THEN IF (Q0=10001 OR Q1Q0THEN Q0=0000;ELSE Q0=Q0+1;END IF; END IF; IF (Q0=1001 OR Q1Q0 THEN EN1=1;ELSE EN1=0;END IF; END PROCESS; PROCESS(CLK,RST) BEGIN IF RST=1 THEN Q1=0000; ELSIF CLKEVENT AND CLK=1 THEN IF EN1=1 THEN IF (Q1Q0 THEN Q1=0000;ELSE Q1=Q1+1;END IF; IF (Q1Q0 THEN COUT=0;ELSE COUT=1;END IF; END IF; END IF; END PROCESS; END one; Cnt60 60进制 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt60 IS PORT(CLK,RST:IN STD_LOGIC; Q0,Q1:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END cnt60; ARCHITECTURE one OF cnt60 IS SIGNAL EN1:STD_LOGIC; BEGIN PROCESS(CLK,RST) BEGIN IF RST=1 THEN Q0=0000; ELSIF CLKEVENT AND CLK=1 THEN IF Q0=10001 THEN Q0=0000;ELSE Q0=Q0+1;END IF; END IF; IF Q0=1001 THEN EN1=1;ELSE EN1=0;END IF; END PROCESS; PROCESS(CLK,RST) BEGIN

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