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EDA 技术与 VHDL 实验参考程序 实验一 1.用 vhdl 语言设计 2 选 1 多路选择器。 Library ieee; Use ieee.std_logic_1164.all; Entity mux21a is Port(a,b,s: in bit; Y:out bit); End mux21a; Architecture one of mux21a is Begin Y=a when s=0 else b; End architecture one; 2.将此二选一多路选择器看成是一个元件 mux21a，利用元件例化语句描述图所示选1多路选择器。 Library ieee; Use ieee.std_logic_1164.all; Entity muxk is Port (a1,a2,a3,s0,s1:in std_logic; outy: out std_logic); End muxk; Architecture bhv of muxk is Component mux21a Port(a,b,s:in std_logic; Y:out std_logic); End component; Signal tmp:std_logic; Begin U1:mux21a port map(a=a2,b=a3,s=s0,y=tmp); U2:mux21a port map(a=a1,b=tmp,s=s1,y=outy); End architecture bhv; 实验二 1.用 vhdl 语言设计 D 边沿触发器。 Library ieee; Use ieee.std_logic_1164.all; Entity dff1 is Port(clk,d:in std_logic; Q:out std_logic); End; Architecture bhv of dff1 is Signal q1:std_logic; Begin Process(clk,q1) Begin If clkevent and clk=1 then q1=d; End if; end process; Q=q1; end bhv; 2.用 vhdl 语言设计 D 锁存器。 Library ieee; Use ieee.std_logic_1164.all; Entity dff2 is Port(clk,d:in std_logic; Q:out std_logic); End; Architecture bhv of dff2 is Begin Process(clk,d) begin If clk=1 then q=d; end if; End process; end bhv; 实验三 1.用 vhdl 设计含异步清零和同步时钟使能的十进制加法计数器。 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity cnt10 is Port(clk,rst,en:in std_logic; Cq:out std_logic_vector(3 downto 0); Cout:out std_logic); End cnt10; Architecture behav of cnt10 is Begin Process(clk,rst,en) Variable cqi:std_logic_vector(3 downto 0); Begin If rst=1 then cqi:=(others=0); Elsif clkevent and clk=1 then If en=1 then If cqi9 then cqi:=cqi+1; Else cqi:=(others=0); end if; End if; end if; If cqi=9 then cout=1; Else cout=0; end if; Cq=cqi; End process; end behav; 2.用 vhdl 设计含异步清零和同步时钟使能的十进制加减可控计数器。 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity dcnt10 is Port(clk,rst,en,s:in std_logic; Cq:out std_logic_vector(3 downto 0); Cout:out std_logic); End dcnt10; Architecture behav of dcnt10 is Begin Process(clk,rst,en,