EDA实验指导书N.docVIP

可编程逻辑器件设计 实 验 指 导 书 2006年2月  实验一 8位全加器设计 1 实验二 七人表决器 2 实验三 数码管显示译码器设计 3 实验四 可控脉冲发生器 5 实验五 序列检测器设计 7 实验六 出租车计费器 9 实验七 多功能数字钟 11 实验八 数字秒表 13 实验九 频率计 15 实验十 交通灯控制器 18 实验十一 全自动电梯控制电路 21 实验十二 四人抢答器 24 基于FPGA的直接数字合成器（DDS）设计 26 附录1 D/A转换器TLC7528和F10K10的接口电路图 30 附录2 实验箱上各元器件与F10K10的连接关系 31 实验一 8位全加器设计 一、实验目的 1. 熟悉利用MAX+plusⅡ的原理图输入方法设计简单组合电路； 2. 掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、实验原理 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻高位的加法器的最低进位输入信号cin相接。 三 实验内容 1. 按照6.1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库； 2. 建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，完成原理图输入、综合、适配、仿真、实验板上的硬件测试。 四 实验板设置 K1-K8 K9-K16 L1-L8 L9-L16 其它 插上 插上 插上 插上 不插 五 实验报告 详细叙述8位全加器的设计流程，给出各层次的原理图及对应的仿真波形图，给出硬件测试流程和结果。 实验二 七人表决器 一、实验目的 1. 初步了解VHDL语言； 2. 学会用行为描述方式来设计电路。 二、实验原理 用七个开关做为表决器的7个输入变量，输入变量为逻辑“1”时，表示表决者“赞同”；输入变量为逻辑“0”时，表示表决者“不赞同”。输出逻辑“1”时表示表决“通过”；输出逻辑“0”时表示表决“不通过”。当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”，否则输出为“0”。 采用VHDL语言描述时，可用以变量来表示选举通过的总人数。当选举人大于或等于4 时为通过，绿灯亮，反之不通过时黄灯亮。设计时，只需检查每一个输入的状态（通过为“1”，不通过为“0”）并将这些状态值相加，判断状态值即可选择输出。 三 实验内容 1. 用VHDL语言设计上述程序； 2. 完成程序的编译、综合、适配、仿真、实验板上的硬件测试。 四 实验板设置 K1-K8 K9-K16 L1-L8 L9-L16 其它 插上 插上 插上 插上 不插 五 实验报告 1. 写出七人表决器的VHDL语言设计源程序； 2. 给出仿真波形图； 3. 给出硬件测试流程和结果。 实验三 数码管显示译码器设计 一、实验目的 1. 学习7段数码管显示译码器设计； 2. 学习VHDL的CASE语句应用及多层次设计方法。 二、实验原理 7段数码是纯组合电路，通常的小规模IC只能做十进制BCD码译码，而数字系统中 的数据处理和运算都是二进制，所以输出表达式都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA中实现。下表是数字0－9和字母A－F与7段显示之间的关系 三 实验内容 1. 编写一个简单的0－F轮换显示的十六进制计数器电路； 2. 通过仿真观察波形验证设计电路的正确性； 3. 完成实验板上的硬件测试。 四 实验板设置 MS1-MS8 其它 插上 不插 CP1选择1hz 五 实验报告 1. 写出译码显示器的VHDL语言设计源程序； 2. 给出仿真波形图； 3. 给出硬件测试流程和结果。 实验四 可控脉冲发生器 一、实验目的 1. 掌握脉冲发生器的设计原理； 2. 掌握脉冲接收和发送的方法。 二、实验原理 本次设计由发送脉冲模块和接收模块组成，发送脉冲模块可由用户预设置一次发送过程中脉冲的个数，由发送二极管显示输出脉冲并用数码管计量脉冲个数，接收脉冲模块接收脉冲并输出到数码管显示。发送和接收模块采用同一个时钟工作。 三 实验内容 1. 用VHDL语言程序设计可控脉冲发生器； 2. 通过仿真观察波形图验证设计正确性； 3. 完成实验板上的硬件测试。 四 实验板设置 开关设置: JP