EDA实验指导讲义(自编).docVIP

实 验 注 意 事 项 启动计算机，进入2000系统（98系统可以直接进行硬件编程下载，其它系统需装驱动）。 打开Quartus II软件，注意软件有没有安装Lisence，若没有请自己安装。 在Quartus II中进行设计的输入、编译和仿真，若正确后可进行下一步。 检查实验箱的数据线有无连接到计算机的并口（轻插轻拔），电源线有无接上，若均有，则给实验箱上电（开关在实验箱后面）。 确认你所需要的实验模式，选中此种模式后，建议按一下右侧的复位键，以便使系统进入该结构模式工作。 在Quartus II中进行引脚的锁定后，重新编译一次，然后再下载到实验箱上，接着在实验箱上进行硬件验证。需要修改代码的话，重复3～6部分。 注意在实验中不可带电插拔实验箱上的任何芯片。 不可随意搬动实验箱，若确实需要移动，需老师在场，且同意。 不可将水、饮料等其它液体洒到实验箱上面。 离开实验室时不可带走任何实验室的东西，比如实验说明书等。 闲置不用实验箱时，关闭实验箱后面的开关，注意不要拔掉数据线（后续实验还要用），将数据线放平，实验箱的盖子轻轻盖上，不必上锁扣！！！ 实 验 的 一 般 步 骤 原理图或VHDL程序代码输入 检查有无语法错误，编译通过 建立波形仿真文件 进行时序仿真，观察逻辑关系是否正确 管脚分配与锁定 重新编译适配，产生下载文件 检查实验箱的电源接上否？并行下载线是否正确联接？拨码开关4为ON,其它为OFF? 打开实验箱电源，选择合适的模式，复位系统 编程下载，选择JTAG并行下载方式 硬件仿真 实验课的上课纪律： 珍惜做实验的时间，禁止在电脑上玩游戏 实行点名制度，须经老师在实验箱上进行硬件验证，若正确才算完成实验。 平时实验的成绩占期末考的30%～40%。 实验报告的撰写格式： 实　验　名　称 实验目的 实验内容 实验条件 （1）、开发软件　Max+Plus II　或者　Quartus II 5.0/7.2 （2）、实验设备 GW-48系列EDA实验开发系统 （3）、所用芯片　Altera公司ACEX1K系列的EP1K30TC144-3芯片 实验设计（1）、系统的原理框图（2）、原理图/VHDL源程序（3）、仿真波形 （4）、管脚锁定情况 五、实验结果及总结（1）、系统仿真情况（2）、硬件验证情况（3）、实验过程中出现的问题及解决的办法 注：除仿真波形可用截图方式打印外，其余要求用手写。 【实验一】EDA软件的熟悉使用及一位全加器的原理图输入设计 实验目的：1．了解的基本使用方法。 2EDA实验开发系统的使用。 3. 掌握一位全加器的原理图输入设计过程 设计提示： 图1 一位半加器原理图 图2 一位全加器顶层原理图 可选用模式5，从PIO0~PIO7选择3个作为输入，从PIO8~PIO15中选择选择两个作为输出，根据相应的数码管的亮暗来判断逻辑关系正确与否。 【实验二】2位十进制频率计的原理图设计（选做） 1．进一步熟悉QuartusⅡ和GW48EDA开发系统的使用 2.掌握两位十进制计数器的原理图设计 3.掌握频率计的控制电路设计 4.理解自上而下的设计过程 设计提示： 图3 二位十进制计数器模块conter8.gdf 图4 频率计时序控制模块tr_ctro.gdf 图5 两位十进制频率计顶层设计文件 可选用模式6，F_IN接CLOCK0中的两位的频率（1Hz，4Hz，16Hz，64Hz），CLK接CLOCK2中的8Hz,则直接显示待测信号的频率值。Cout溢出指示可接指示灯D8。 【实验三】1位全减器的VHDL设计 实验目的：1.熟悉QuartusⅡ和GW48EDA开发系统的使用 2.掌握一位半减器的VHDL设计 3.掌握一位半减器构建一位全减器的方法 4.掌握元件例化语句的使用 设计提示： 表1 一位半减器真值表 输入 输出 x y Diff=x-y s_out 0 0 0 0 0 1 1 1 1 0 1 0 1 1 0 0 由表1得一位半减器的逻辑表达式： 表2 一位全减器真值表 输入 输出 sub_in x y Diffr=x-y-sub_in sub_out 0 0 0 0 0 0 0 1 1 1 0 1 0 1 0 0 1 1 0 0 1 0 0 1 1 1 0 1 0 1 1 1 0 0 0 1 1 1 1 1 由表二得全减器的逻辑表达式： 由以上分析可得出结论：一位全减器可由两个半减器和一个或门构成一个全减器，如图6所示。 图6 一位全减器 要求全部用VHDL语句进行设计，可用CASE语句来描述半减器，用元件调用语句、例化语句来描述全减器的顶层文件。硬件仿真与实验一类同。 【实验四】 双二选一多路选择器设计 实验目的：1.熟悉Qu