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考试 《数字电路》考试大纲 科目代码：科目名称：数字电路 第一部分考试形式和试卷结构彰武 一、试卷满分及考试时间试卷满分为150分，考试时间为180分钟．济 二、答题方式答题方式为闭卷、笔试．正门对面 三、试卷的内容结数制与代码6％kaoyantj 逻辑门电路10％~15％112室 逻辑代数14％~18％业 组合逻辑电路15％~20％正门 触发器10％~15％021- 时序逻辑电路15％~20％200092 脉冲波形的产生与变换8％~12％共 数字系统设计基础％~1％kaoyantj 数模与模数转换6％正门对面 RAM与ROM的结构与原理6％四、试卷的题型结构 填空题 分析计算题 设计题路 第二部分考察的知识及范围 1、逻辑代数 逻辑代数的基本定律、逻辑代数的基本规则、逻辑代数的常用公式、最小项和标准与或式、最大项和标准或与式、逻辑函数的最简形式、逻辑函数的公式化简法、卡诺图、用卡诺图表示逻辑函数、用卡诺图化简逻辑函数、具有随意项的逻辑函数化简、引入变量真值表和卡诺图2、逻辑门电路 半导体二极管的开关特性、半导体三极管的开关特性、三极管非门、二极管与门、二极管或门、TTL与非门、TTL与非门的电气特性、其他类型TTL门电路、TTL电路的改进、NMOS门电路、CMOS门电路、CMOS门电路的特点、CMOS三态门和传输门3、组合逻辑电路 组合逻辑电路分析、普通编码器、优先编码器、二进制译码器、码制变换译码器、显示译码器、数据分配器和数据选择器、数值比较器、半加器、全加器、超前进位加法器、竞争与冒险的产生、竞争冒险的分类与判别、消除冒险现象的方法 4、触发器 与非门基本RS触发器、时钟(同步)RS触发器、时钟(同步)D触发器、时钟(同步)JK触发器、时钟(同步)触发器的空翻、主从JK触发器、维持阻塞结构正边沿触发器、利用传输延迟时间的负边沿触发器、触发器的状态图和激励表、各种触发器间的转换 5、时序逻辑电路 时序逻辑电路的分析方法、同步计数器、异步二进制计数器、BCD码异步递增计数器、多功能集成寄存器 6、的结构与原理 RAM的存储单元、RAM的结构、RAM的扩展、ROM的构成和工作原理、ROM的种类数字系统设计基础7、脉冲波形的产生与555电路结构和功能、施密特触发器及特点和应用、单稳态电路工作原理及应用、多谐振荡器工作原理及应用 8、数模与模数转换 转换关系及数字编码、D/A转换基本原理、权电阻DAC、R-2R梯形及倒梯形DAC、A/D转换原理、直接式ADC、间接式ADC 建议参考书： 主编，年第5版《数字电子技术基础简明教程》，高等教育出版社，余孟尝主编，年第3版