Verilog HDL设计实例.pdfVIP

第十章．设计练习进阶 设计练习进阶 前言： 在前面九章学习的基础上，通过本章十个阶段的练习，一定能逐步掌握Verilog HDL设计的 要点。我们可以先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后 仿真，再独立完成每一阶段规定的练习。当十个阶段的练习做完后，便可以开始设计一些简 单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然，复杂的数 字逻辑系统的设计和验证，不但需要系统结构的知识和经验的积累，还需要了解更多的语法 现象和掌握高级的Verilog HDL系统任务，以及与C语言模块接口的方法 （即PLI），这些已 超出的本书的范围。有兴趣的同学可以阅读Verilog语法参考资料和有关文献，自己学习， 我们将在下一本书中介绍Verilog较高级的用法。 练习一．简单的组合逻辑设计 目的:掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据 a与数据b，如果两个 数据相同，则给出结果 1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用 assig