基于CPLD的低频信号全数字锁相环设计.pdfVIP

维普资讯 PLDCPLDFPGA应用 中文核心期刊 《微计算机信息》(嵌入式与SOC)2007年第23卷第6-2期 文章编号：1008—0570(2007)06…2019602 基于CPLD的低频信号全数字锁相环设计 CPLD——Baseddigitalphaselockedloop forthelow frequencysignals (四川大学辐射物理技术教育部重点实验室)毛竹林 李 尚柏 MAO ZHULIN LISHANGBAI 摘要：本文在分析商用全数字锁相环的常 用技术和低频信号的特点后 ，提 出一种适用于低频信号的基于 CPLD的锁相环 实 现 方 法 。 关键词：低频时钟信号 ：全数字锁相环 中图分类号：TP273 文献标识码：B Abstract：Afteranalyzingthecommontechnologiesofthecommercialdigitalphaselockedloop (DPLL) andthefeaturesofthelow frequencysignals，thispaperproposedanimplementmethodofPLLbasedonCPLDwhich isapplicabletolow frequencysingals． Keywords：low frequencyclock，DPLL 1 引言 2 锁相原理 在现代数字通信中，数据传输，时钟校时等问题中很重要的 全数字锁相环是根据输入时钟和本地估算时钟之间的相位 一 个方面是信号的同步。而同步系统中的核心技术就是锁相环。 误差对本地估算时钟进行不断的反馈调节，从而达到本地估算 通常商用的全数字锁相环(DPLL)的关键部件是电荷泵和数字延 时钟相位跟踪输入信号相位的目的。 迟线。电荷泵将数字鉴相器得到的相位差信息以电荷的方式累 本设计要求能在较短的时间内对时钟信号锁定，同时又希 积起来，并根据积累的电荷量控制数字延迟线的反馈环，从而获 望完成锁定后，对时钟信号的时钟抖动有较强的滤除作用。因 得相应的本地估算时钟。即使是微小的相位差 ，也会导致电荷 此，DPLL可分为两个工作状态：锁定状态和失锁状态。在不同工 泵的电荷的累积。因此 ，这种技术实现的锁相环可以达到很高 作状态下 ，采用不同的滤波原则，以达到较快的锁定速度 ，同时 的同步精度。 使输出信号的时钟抖动较小。 但使用这种技术实现的全数字锁相环是针对高频信号 (如 本设计由四个部分组成：数字鉴相器 (DPD)，数字环路滤 大部分 FPGA中内嵌的DPLL都要求输入 时钟在 25MHz以 波器(DLF)，数字压控振荡器 (DCO)和锁定检测电路。数字鉴相 上)。而由于低频信号的特点，使它相对一般的信号存在以下特 器检测输入时钟信号和本地估算信号的相位关系，而数字环 殊的要求： 路滤波器根据相位关系产生控制信号。当锁相环处于锁定状 1．作为输入时钟脉冲频率低，因此追踪速度比较漫，必须充 态时，因为输入时钟信号的时钟抖动是随机出现，即时钟信 分利用相位差信息以提高追踪速度。如，GPS秒信号的频率为 号和估算信号的相位先后关系是平均出现的。因此，经过环 1Hz。以最坏的情况计算 ，相位差为，即输入时钟和本地估算时 路滤波器的随机徘徊滤波器 (可逆计数器)时，随机徘徊滤波 钟相差0．5s。如果每次调整 1XIS，同相需要 500000s。如果每次 器的计数值保持在 阈限内，锁相环保持在锁定状态 ，滤除了 调整过多，锁相时精度达不到要求。 输入时钟信号的时钟抖动。当失锁时，时钟信号的相位总是 2．时钟抖动 (clockjitter)的影响在低频信号中比较明显。 超前估算信号，或反之。随机徘徊滤波器