黄河科技学院EDA结课作业——数字钟.docVIP

结课作业：设计一个数字钟 一、实验目的 设计一个VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。 1.性能指标及功能设计： （1） 时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 （2） 时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字数字钟具有使用功能。我们可以通过实验板上的 键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 （3） 清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 （4） 蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 2.秒计数器模块的VHDL语言 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY second IS PORT( clk,reset,setmin:STD_LOGIC; enmin:OUT STD_LOGIC; daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ENTITY second; ARCHITECTURE fun OF second IS SIGNAL count:STD_LOGIC_VECTOR(6 DOWNTO 0); SIGNAL enmin_1,enmin_2:STD_LOGIC; --enmin_1为59秒时的进位信号 BEGIN --enmin_2由clk调制后的手动调分脉冲信号串 daout=count; enmin_2=(setmin and clk); --setmin为手动调分控制信号，高电平有效 enmin=(enmin_1 or enmin_2); --enmin为向分进位信号 PROCESS(clk,reset,setmin) BEGIN IF(reset=0)THEN count=0000000; --若reset为0，则异步清零 ELSIF(clk event and clk=1)then --否则，若clk上升沿到 IF(count(3 downto 0)=1001)then --若个位计时恰好到1001即9 IF(count16#60#)then --又若count小于16#60#,即60H IF(count=1011001)then --又若已到59D enmin_1=1;count=0000000;--则置进位为1及count复0 ELSE --未到59D count=count+7; --则加7，而+7=+1+6，即作加6校正 END IF; ELSE --若count不小于16#60#（即count等于或大于16#60#） count=0000000; --count复0 END IF; --END IF（count16#60#） ELSIF(count16#60#)then --若个位计数未到1001则转此句再判 count=count+1; --若count16#60#则count加1 enmin_1=0after 100 ns; --没有发生进位 ELSE --否则，若count不小于16#60# count=0000000; --则count复0 END IF; --END IF（count（3 DOWNTO 0）=1001） END IF; --END IF（reset=0） END PROCESS; END fun; 分计数器模块的VHDL语言 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY minute IS PORT(clk,clk1,reset,sethour:IN STD_LOGIC; enhour:OUT STD_LOGIC; daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ENTITY minute ; ARCHITECTURE fun OF minute IS SIGNAL count :STD_LOGIC_VECTOR (6 DOWNTO 0); SIGNAL enhour_1, enhour_2: STD_LOGIC; --enmin_1为59分时的进位信号 BEGIN --enmin_2由clk调制后的手动