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VHDL教程 第4章 数据流模型定义实体的功能，但并不显式定义其结构。数据流模型的功能说明实体的信息流动，主要用并行信号赋值语句和阻塞语句表示。 architecture str of mux21a is begin y = (a AND (NOT s)) OR (b AND s) ; end architecture str; 主要用一系列并行信号赋值语句来表达模型的风格。 模型的数据流风格 4.1 简单并行信号赋值语句 实体数据流行为建模的主要机制是使用并行信号赋值语句。结构体中可以包含任意多个并行信号赋值语句。这些语句是并行的，其顺序并不重要。在表达式中的信号上发生事件时，并行赋值语句执行。 赋值目标 ?= 表达式; 以下结构体中的五条信号赋值语句的执行是并行发生的。 ARCHITECTURE curt OF bc1 IS SIGNAL s1, e, f, g, h : STD_LOGIC ; BEGIN output1 = a AND b ; output2 = c + d ; g = e OR f ; h = e XOR f ; s1 = g ; END ARCHITECTURE curt； 4.2 仿真延迟 1.固有延时 任何电子器件都存在的一种延时特性。固有延时的赋值语句可由下式表达： Z=x xor y AFTER 5ns; x xor y的值在发生变化5ns后才能被赋给z。 例： B=A AFTER 20ns; A B 10 20 30 40ns 2.传输延时 表达的是输入与输出之间的一种绝对延时关系。传输延时的赋值语句可由下式表达： B=TRANSPORT A AFTER 20ns; A B 10 20 30 40ns Entity FAST_INVERTER is Port (A: in BIT; Z: out Bit); End; Architer DELTA_DELAY of FAST_INVERTER is Signal B,C:BIT; Begin Z=not C; C=not B; B=not A; End; 3.△延时 在信号赋值语句中，如果没有延迟定义或是定义了0ns延迟，那么会假设有一个△延迟。 △延迟是一个无限小的时间，不会引起仿真时间的变化。 △延迟机制是为在同一仿真时间里信号上顺序发生事件的情况设置的。 4.3 条件信号赋值语句 赋值目标 = 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE ... 表达式 ； 条件信号赋值语句根据不同的可能条件为目标信号选择不同的值（就像if语句）。 语义：当任何表达式或任何条件中的信号上有事件发生时，条件信号赋值语句会判断一次条件值然后执行一次。对于第一个为真的条件，相应的波形赋值给目标信号。 例： Z= IN0 after 10ns when S0=‘0’ and S1=‘0’ else IN1 after 10ns when S0=‘1’ and S1=‘0’ else IN2 after 10ns when S0=‘0’ and S1=‘1’ else IN3 after 10ns ; 选定信号赋值语句根据选择表达式（就像case语句）的值为目标信号选择不同的数值。 WITH 选择表达式 SELECT 赋值目标信号 =表达式 WHEN 选择值, 表达式 WHEN 选择值, ... 表达式 WHEN 选择值； 4.4 选定信号赋值语句 选择表达式的所有可能值都必须出现，且仅出现一次。没有显式出现的值都包含在“others”选项中。 Type OP is(ADD,SUB,MUL,DIV); Signal OP_CODE:OP; … With OP_CODE select Z=A+B after ADD_PROP_DLY when ADD, A-B after SUB_PROP_DLY when SUB, A*B after MUL_PROP_DLY when MUL, A/B after DIV_PROP_DLY when DIV; 块语句（BLOCK）本身没有执行语义，但是可以对出现在它里面的语句提供额外的语义。 块标号 : BLOCK [（保护表达式）] [IS] [块头] [块声明] BEGIN 并行语句 END BLOCK 块标号 ; 4.5 块语句 【例】 ... ENTITY gat IS GENERIC(l_time : TIME;s_tim