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Altera FPGA的仿真与验证
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ModelSim+Synplify+Quartus的
Altera FPGA仿真与验证
文件名称：ModelSim+Synplify+Quartus的Altera FPGA的仿真与验证
作 者：chenhongyi
硬件要求：PC、Altera FPGA Stratix
软件要求：ModelSimSE、Synplify Pro、Quartus II
适用人群：初学者
源 代 码：mux4_to_1.v
文件版本：Version 1.0(2007-4-17)
工作内容:
1、设计一个多路选择器，利用ModelSimSE做功能仿真；
2、利用Synplify Pro进行综合，生成xxx.vqm文件；
3、利用Quartus II导入xxx.vqm进行自动布局布线，并生成xxx.vo(Verilog
Output File)与xxx.sdo(Standard Delay Output File)用做后仿真（Post-Sim）；
4、利用ModelSimSE做后仿真，看是否满足要求。
注：
1. 仿真器(Simulator)是用来仿真电路的波形。
2. 综合工具(Synthesizer)的功能是将HDL转换成由电路所组成的Netlist。
3. 一般而言，在电路设计的仿真上可分为Pre-Sim 和Post-Sim。Pre-Sim 是针
对电路的功能（function）做仿真，此时只在意HDL所写的程序的功能是否正确，
而Post-Sim则是针对综合过且做完成了Auto Place and Route（APR)的电路进行
仿真，以确保所设计的电路实现在FPGA上时，与Pre-Sim 的功能一样。
1、前仿真（Pre-Sim）
步骤一：打开ModelSimSE，然后建立一个Project；
※建立Project的方式为点选File → New → Project…；
※设定Project Name 与Project location，按OK 即可建立Project。
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步骤二：新增设计文档或加入文档。
※新增文档的方式为点选File → New → Source → Verilog，然后对文档进行
编辑并储存为xxx.v；
※ 加入文档的方式为点选File → Add to Project → File...，然后点选
xxx.v；
步骤三：编译(Compile)。
※编译文档的方式为点选Compile → Compile All，即可编译所有的文档。
※如果编译时发生错误，在显示错误的地方(红字)点两下，即可跳到错误。
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步骤四：新增或加入测试平台(Testbench)。
※当设计完电路后，为了确定所设计的电路是否符合要求，我们会写一个测
试平台(Testbench)；
※ 新增或加入测试平台，然后编译它。
步骤五：仿真(Simulate)。
※仿真的方式为点选Simulate → Simulate…；
※打开Design里面的work，然后点选mux_4_to_1_tb 并Add 它，最后按Load
即可跳到仿真窗口。
步骤六：加入信号线。
※ 在窗口上按右键，然后点选Add → Add t
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