可占空比调整及倍频的全数字延迟锁定环的设计.pdfVIP

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2015-09-07 发布于重庆
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可占空比调整及倍频的全数字延迟锁定环的设计.pdf

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四川省电子学会半导体与集成技术专委会2007年度学术年会论文集 2(107年11月可占空比调整及倍频的全数字延迟锁定环的设计向志华1，何驶2，黄国辉2，侯伶俐2 1(电子科技大学微电子与固体电子学院VLSI中心成都610054)2(成都华微电子系统有限公司成都610041) 摘要本文介绍了一种全数字控制实现的延迟锁定环DLL(DelayLocked—loop)电路，该电路具有实现简单，无累积相位差，对工艺和噪声不敏感等一系列优点。DLL可以提供零传输时延时钟并且提供高级的时钟域控制。使用DLL可以用来实现多种电路并简化系统级设计。文中分析了DLL的结构及其工作原理，并给出了一种用于调整输出信号占空比以及信号倍频的电路。关键词延迟锁定环相位超前滞后锁定窗占空比调整时钟倍频 AFull with Correctionand DigitalDelayLocked-loopOutputDutyCycle FrequencyMultiplier Zhihual，l也Ta02，HUANGGuohui2，HOU Xiang Lingli2 SinoMicroelectronics 610041) 2(Chengdu SystemCo．．Ltd．Chengdu AbstractThis introducesafull not paper di醇taldelaylocked-loop，whichimplementssimply，does accumulate isinsensitivetO andenvironment．TheDLLisusedtoremovebetween phaseerror，and process delay external domain describesDLL andintemalclock and advancedclock contr01．The the signalsupplies paper architectureandits introducesacircuitfor duty correctionand principle，and outputcycle frequencymultiplier． andleadlockedwindow correctionclock Keywordsdelaylocked-loopphaselag dutycycle frequency multiplier 锁定环DLL则不同，它使用压控延迟线VCTL 1 引言代替VCO，它用来调整时钟的相位而不是用来调整时钟频率，不会产生一个累积的相位差。DLL FPGA芯片的外部输入时钟经全局时钟网络的框图如图1所示。分布到整个芯片上【11。但是，输入PAD和时钟网络会有很大延时，会导致外部时钟和芯片内部所 eUK豺q 接收到的物理时钟之间存在巨大时钟偏斜，而且，这种偏斜随工艺和环境的不同