输入端ESD防护开关电路.pdfVIP

权利要求书 1、一种用于集成电路芯片输入\输出引脚ESD 防护的ESD 开关电路， 其特征在于：它包括 由PMOS 器件MP0 （40 ）和NMOS 器件MN0 （41 ）构成的信号传 输门，用于电路正常工作时传输正常信号。 选择性开关MP1 （42 ）和MN1(43) ，进行选择性的开启( 电路正常工 作时)与关断（发生ESD 事件时）。 2 、根据权利要求 1 所述的ESD 开关电路，其特征在于：在电路正常 工作时，选择性开关MP1 （42 ）关断，通过ESD 检测电路的检测信 号使选择性开关MN1 （43 ）和传输管MN0 （41 ）开启，MN1 的开启 使传输管MP0 （40 ）开启，从而达到MP0(40)和MN0 （41 ）两个器 件都开启，实现了电路正常工作时电源VSS 到VDD 间的全摆幅信号 传输；而在发生ESD 事件时，选择性开关MP1 开启，从而使传输管 MP0 关断，通过ESD 检测电路的检测信号使选择性开关MN1 和传 输管MN0 关断，从而达到MP0 和MN0 两个器件都关断。因此，在 发生ESD 事件时，可以将ESD 应力或ESD 电流据之门外，并通过 ESD 防护单元来泄放ESD 电流，从而可以可靠的对内部芯片进行 ESD 防护。 发明人：李明亮，董树荣，杜晓阳，韩雁，霍明旭，黄大海，宋 波 说 明 书 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 用于集成电路输入\输出引脚ESD 防护的ESD 开关电路 技术领域 本发明属于集成电路领域，用于改善集成电路ESD 防护的可靠 性。 背景技术 自然界的静电放电（ESD ）现象一直对集成电路的可靠性产生严 重的影响。在工业界，集成电路失效产品的 30%都是由于遭受静电 放电现象所引起的。因此，改善集成电路静电放电防护的可靠性对提 高产品的成品率乃至带动整个国民经济具有不可忽视的作用。 静电放电现象根据电荷来源的不同，通常分为三种放电模式： HBM （人体放电模式），MM （机器放电模式），CDM （组件充电 放电模式）。而最常见也是工业界产品必须通过的两种静电放电模式 是HBM 和MM 。当发生静电放电时，电荷通常从芯片的一只引脚流 入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安 培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的 ESD 电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引 脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失 效。因此，为了防止内部芯片遭受ESD 损伤，对芯片的每个引脚都 要进行有效的ESD 防护。而ESD 防护单元的设计主要考虑两个要点： 一是ESD 防护单元能泄放较大的ESD 电流；二是ESD 防护单元能 将输入引脚端电压箝制在低电位。 在ESD 防护的研究发展过程中，二极管、GGNMOS （栅接地的 NMOS ）、SCR （可控硅）等器件通常被作为ESD 防护单元。随着 CMOS 工艺的发展，CMOS 集成电路已经成为集成电路发展的主流。 对于 CMOS 集成电路，在芯片的输入\输出端通常带有输入缓冲级\ 输出缓冲级或是MOS 器件的栅极作为输入。因此，在发生ESD 事件 时，ESD 产生的应力（电压）会直接作用于MOS 器件的栅氧化层上， 如果ESD 防护单元不能及时开启并将输入端箝制在低电位（通常指 低于 MOS 器件的栅氧化层击穿电压），则会引起输入端\ 输出端 MOS 器件的栅氧化层发生击穿现象，从而造成芯片性能的失效。 普遍的局部ESD 防护方案如图1 所示。图1 由输入\输出ESD 防 护单元 10，11 和电源箝位防护单元13 以及内部核心电路（Core ）12 组成。VDD 和VSS 表示电源线和地线。防护单元10 用于实现输入\ 输出引脚（Input\Output ）与电源线VDD 间的ESD 防护，防护单元 11 用于实现输入\输出