第02讲(可编程逻辑器件的基础知识).pptVIP

1.5 硬件描述语言HDL HDL是一种利用文字描述数字电路系统的方法，可以起到和传统的电路原理图描述相同的效果。 突破传统的“搭建”复杂电路设计的鸿沟。如同使用高级语言设计软件设计程序。 硬件描述语言和数字电路系统相互促进，共同发展。 目前，广泛使用的硬件描述语言有两种： VHDL 和 Verilog HDL。 1.5 硬件描述语言HDL VHDL VHDL(VHSIC Hardware Description Language)是一种标准的硬件描述语言， 它是在20世纪70~80年代中， 由美国国防部资助的VHSIC(Very High Speed Integrated Circuit)项目开发的产品。 在这个语言首次开发出来时， 其目标仅是使电路文本化的一种标准， 为了使人们采用文本方式描述的设计， 能够被其他人所理解。 同时， 它也被用来作为模型语言， 用于进行仿真验证模拟。 1.5 硬件描述语言HDL 1987年,VHDL被正式确定为IEEE 1076标准。 VHDL是一种强类型语言， 具有丰富的表达能力， 可使各种复杂度(系统级、电路板级、芯片级、门级)的电路网络在同一抽象程度上被描述。 VHDL已成为一个数字电路和系统的描述、 建模、 综合的工业标准，使用VHDL， 可以快速地描述和综合电路设计。VHDL有如下所述的一些优点。 1.5 硬件描述语言HDL 1） 功能强大， 灵活性强：具有功能强大的语言结构, 可用简洁明确的代码描述来进行复杂控制逻辑的设计。 2） 不依赖于器件设计：同一个设计描述， 可以采用多种不同的器件结构来实现其功能。 若需对设计进行资源利用和性能方面的优化， 也并不是要求设计者非常熟悉器件的结构才行。 相反， 你可以集中精力从事你的设计构思， 当然， 这并不是说设计者可以忽略电路结构， 诸如数据通路优化技术方面的需要。 1.5 硬件描述语言HDL 3） 可移植性：VHDL的设计描述可以被不同的工具所支持， 可以在不同模拟工具、综合工具、工作平台中执行。 4） 性能评估能力：允许设计者采用不同的器件结构和不同的综合工具来评估设计。选用最适合你设计需求的器件。 为了衡量综合的质量， 同样可用不同的综合工具所得到的综合结果来进行分析、 评估。 5）上市时间快， 成本低。 1.5 硬件描述语言HDL Verilog HDL Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 1.5 硬件描述语言HDL Verilog HDL语言最初是于1 9 8 3年由Gateway Design Automation 公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿真器产品的广泛使用，Verilog HDL 作为一种便于使用且实用的语言逐渐为众多设计者所接受。 到90年代早期，Cadence设计系统公司收购Gateway公司，取得Verilog的所有权。由于大多数EDA厂商无法从Cadence那里得到Verilog工具或者其语言的许可证，因此许多厂商开始转向作为公共标准的VHDL语言。 1.5 硬件描述语言HDL 1989年，Cadence公司对这个形式作出了回应，即成立Verilog开放化国际组织（Open Verilog International，OVI）作为一个非盈利的业界标准化组织，并将Verilog捐赠给这个组织。1995年，发布第一个Verilog HDL的标准，2003年发布再次修订的Verilog HDL标准。 1.5 硬件描述语言HDL Verilog HDL语言最大的特点就是易学易用，通过学习和使用．可以在短时间内掌握该语言。另外该语言的功能强，可以满足各个层次设计人员的需要，从高层的系统描述到底层的版图设计，都能很好地支持。由于Verilog HDL巨大的优越性，使得它广泛流行，尤其是在ASIC设计领域，更是处于主流地位。 1.5 硬件描述语言HDL Verilog HDL和VHDL有各自不同的特点： （1）语法结构：Verilog HDL与C语言相似， VHDL类似与ADA语言。因此Verilog HDL学习和使用相对简单。 （2） Verilog HDL不支持用户自定义数据类型，而VHDL支持这一功能。因此VHDL可以更好地在较高的抽象级别上描述数字电路系统。 （3）