原创力文档- 1、本文档共46页，可阅读全部内容。
- 2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
- 3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 8、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
以太网IP核说明书.doc
以太网IP核说明书
目录
1 3
Introduction 3
2 4
IO Ports 4
2.1 Ethernet Core IO ports 4
2.1.1 Host Interface Ports 4
2.1.2 PHY Interface ports 6
3 8
Registers 8
3.1 MODER (Mode Register) 9
3.2 INT_SOURCE (Interrupt Source Register) 11
3.3 INT_MASK (Interrupt Mask Register) 12
3.4 IPGT (Back to Back Inter Packet Gap Register) 13
3.5 IPGR1 (Non Back to Back Inter Packet Gap Register 1) 13
3.6 IPGR2 (Non Back to Back Inter Packet Gap Register 2) 14
3.7 PACKETLEN (Packet Length Register) 14
3.8 COLLCONF (Collision and Retry Configuration Register) 14
3.9 TX_BD_NUM (Transmit BD Number Reg.) 15
3.10 CTRLMODER (Control Module Mode Register) 15
3.11 MIIMODER (MII Mode Register) 16
3.12 MIICOMMAND (MII Command Register) 17
3.13 MIIADDRESS (MII Address Register) 17
3.14 MIITX_DATA (MII Transmit Data) 18
3.15 MIIRX_DATA (MII Receive Data) 18
3.16 MIISTATUS (MII Status Register) 18
3.17 MAC_ADDR0 (MAC Address Register 0) 19
3.18 MAC_ADDR1 (MAC Address Register 1) 19
3.19 HASH0 (HASH Register 0) 20
3.20 HASH1 (HASH Register 1) 20
3.21 TXCTRL (Tx Control Register) 20
4 21
Operation 21
4.1 Resetting Ethernet Core 22
4.2 Host Interface Operation 22
4.2.1 Configuration Registers 23
4.2.2 Buffer Descriptors (BD) 25
4.2.3 Frame Transmission 27
4.2.4 Frame Reception 28
4.3 TX Ethernet MAC 28
4.4 RX Ethernet MAC 29
4.5 MAC Control Module 29
4.5.1 Control Frame Detection 30
4.5.2 Control Frame Generation 31
4.5.3 TX/RX MAC Interface 32
4.5.4 PAUSE Timer 33
4.5.5 Slot Timer 33
4.6 MII Management Module 34
4.6.1 Operation Controller 35
4.6.2 Shift Registers Operation 37
4.6.3 Output Control Module Operation 37
4.6.4 Clock Generator Operation 38
5 39
Architecture 39
5.1 Host Interface 41
5.2 TX Ethernet MAC 41
5.3 RX Ethernet MAC 41
5.4 MAC Control Module 41
5.4.1 Control Frame Detector 41
5.4.2 Control Frame Generator 41
5.4.3 TX/RX Ethernet MAC Interface 41
5.4.4 PAUSE Timer 41
5.4.5 Slot Timer 41
5.5 MII Management Module 42
5.5.1 Operation Control Module 42
5.5.2 Output Control Module 42
5.5.3 Shif
文档评论（0）