EDA实验报告(秒表设计).docVIP

机械电子工程系 EDA实验报告 专业班级 07级电信一班 学 号 实验名称 秒表设计 学生姓名 2010年12月 秒表设计 一、实验说明： 秒表的逻辑结构较简单，它主要由显示译码器、分频器、十进制计数器、报警器和6进制计数器组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。 秒有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便与同显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声 二、结构组成： 四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数； 两个6进制计数器：用来分别对十秒和十分进行计数； 分频率器：用来产生100HZ计时脉冲； 显示译码器：完成对显示的控制。 三、硬件要求： 1．主芯片Cyclone。 2．6位八段扫描共阴级数码显示管。 3.二个按键开关（归零，启动）。 四、实验内容及步骤： 1.根据电路持点，可在教师指导下用层次设计概念。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。让几个学生分做和调试其中之一，然后再将各模块合起来联试。以培养学生之间的合作精神，同时加深层次化设计概念。 2.了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合。 3.适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，让学生有更深一步了解。熟悉了CPLD设计的调试过程中手段的多样化。 4.按适配划分后的管脚定位，同相关功能块硬件电路接口连线。 5．所有模块全用VHDL语言描述。 6.内部结构图如图50-1所示。 五、实验连线： 输入接口： 1．代表归零，启动信号RESET, START的管脚分别连接按键开关。 2．蜂鸣器鸣响信号SPEAKER接蜂鸣器的输入。 3．代表计数时钟信号CLK的管脚同2. 5MHz时钟源相连。 输出接口：代表扫描显示的驱动信号管脚SEL2, SEL1，SEL0和A～G参照实验二十七的连法。 秒表显示程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CLKGEN IS PORT(CLK: IN STD_LOGIC; --2.5MHZ信号输入 NEWCLK: OUT STD_LOGIC); --100HZ计时时钟信号输出 END ENTITY CLKGEN; ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER: INTEGER RANGE 0 TO 10#24999#; --十进制计数预置数 BEGIN PROCESS(CLK) IS BEGIN IF CLK EVENT AND CLK=1THEN IF CNTER=10#24999#THEN CNTER=0; --2.5MHZ信号变为100MHZ，计数常熟为25000 ELSE CNTER=CNTER+1; END IF; END IF; END PROCESS; PROCESS(CNTER) IS --计数溢出信号控制 BEGIN IF CNTER=10#24999#THEN NEWCLK=1; ELSE NEWCLK=0; END IF; END PROCESS; END ARCHITECTURE ART; 实验总结：按图连好电路后，运行程序，编译链接，数码显示屏显示：十分、分、秒、十秒、百分之一秒，按下开始计时，计数正常。