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EDA 实 验 报 告 （一） 姓名：李灵姝 学号：2009550708 班级：09通信工程2班 2011年10月日星期实验一 组合逻辑电路的VHDL设计 实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 实验设备:计算机、QuartusII软件、EDA试验箱。 实验内容1：用VHDL语言设计2选1多路选择器。 程序： ENTITY mux21a IS PORT(a,b,s:IN BIT; y:OUT BIT; END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=’0’ ELSE b; END ARCHITECTURE ONE; 该程序首先定义了3个输入端口abs，并选择数据类型为BIT，一个输出端口信号y，也是BIT类，实现如下功能：当满足条件s=‘0’，a端口的信号传输给端口y，否则将b输入的信号传输给y。 实验步骤： 打开quartusⅡ，建立新文件，输入以上程序，按书上所提示步骤编译、运行；选择目标器件EP1C3，建议选实验电路模式5，如图1所示。用键1(PIO0，引脚号为1)控制s；a和b分别接clock0(引脚号为93)和clock2(引脚号为17)；输出信号y接扬声器speaker(引脚号为129)。通过短路帽选择clock0接256Hz信号，clock2接8Hz信号。引脚锁定后进行编译、下载和硬件测试实验，通过键1控制s。打开试验箱，下载程序至试验箱，将短路帽插在8kHZ处，按动相应按钮，观察实验结果。 图1模式图NO.5 实验步骤： A、创建工程：开建立新工程管理窗口；将设计文件加入工程中；选择目标芯片；工具设置；结束设置。 B、编译前设置：选择FPGA目标芯片；选择配置器件的工作方式；选择配置器件和编程方式，选择目标器件引脚端口状态。 C、全程编译：完成相关项的选择和设置之后，开始进行全程编译，如果出现错误那么找到对应的错误并修改，直到编译成功。 D、时序仿真。打开波形仿真编辑器;设置仿真时间区域，把波形文件存盘；将工程节点加入波形编辑器中，编辑输入波形，总线数据格式设置，仿真器参数设置 ，启动仿真器，观察仿真结果。 E、脚锁定和下载。根据是要要求分别锁定a为引脚93，b为引脚17，y为引脚129，存储好之后再次编译。 F相关硬件的测试，并检测试验结果。当没有按键按下的时候，扬声器以某一特定的频率发声（256HZ）；当按键1按下的时候，扬声器以另外一种特定的频率发声（8HZ）。 波形图及元件图 波形仿真 实验现象：按动相应按钮，蜂鸣器发出不同频率叫声。 波形分析：由波形可见，当s为低电平的时候，输出y跟随a的变化，而当s为高电平的时候，输出y跟随b的变化。 实验内容2： 将此二选一多路选择器看成是一个元件mux21a，利用元件例化语句描述图2所示电路，并将此文件放在同一目录中。 实验步骤： 首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入和编译、仿真测试等步骤，给出时序仿真波形。然后进行引脚锁定以及硬件下载测试。选择目标器件EP1C3，建议选实验电路模式5（图1），用键1(PIO0，引脚号为1)控制s0；用键2(PIO1，引脚号为2)控制s1；a3、a2和a1分别接clock5(引脚号为16)、clock0(引脚号为93)和clock2(引脚号为17)；输出信号outy仍接扬声器spker(引脚号为129)。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调。 程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY Vhdl1 IS PORT (a1,a2,a3,s0,s1:IN STD_LOGIC; outy:OUT STD_LOGIC); END ENTITY Vhdl1; ARCHITECTURE BHV OF Vhdl1 IS COMPONENT mux21a PORT (a,b,s:IN STD_LOGIC; y:OUT STD_LOGIC); END COMPONENT; SIGNAL tmp:STD_LOGIC; BEGIN u1: mux21a PORT MAP (a=a2,b=a3,s=s0,y=tmp); u2: mux21a PORT MAP (a=a1,b=tmp,s=s1