Verilog逻辑设计实例系列二.pptVIP

下面结构化模型的例子可以作为与其它例子的比较，以说明Verilog的另一种设计风格。 例1.2 一个2位比较器对两个2位二进制值A和B进行比较；并判断A的十进制值小于、大于、还是等于B的十进制值。比较器的功能可通过如下的布尔方程组来表示，其中A1和A0是A中的二进制位，B1和B0是B中的二进制位。 A_lt_B = A1’B1 + A1’A0’ B0+A0’B1 B0 A_gt_B = A1 B1’ + A0B1’ B0’+A1 A0 B0’ A_eq_B = A1’A0’B1’B0’ + A1’A0 B1’B0 + A1 A0 B1 B0 + A1A0’B1 B0’ 比较器的门级组合逻辑实现可通过Verilog基本门的结构化连接进行模拟，其总体功能就是比较器电路的行为特性。 module compare_2_str (A_gt_B,A_lt_B,A_eq_B,A0,A1,B0,B1); output A_gt_B,A_lt_B,A_eq_B; input A0,A1,B0,B1; nor (A_gt_B,A_lt_B,A_eq_B); or (A_lt_B,w1,w2,w3); and (A_eq_B,w4,w5); and (w1,w6,w1); and (w2,w6,w7,B0); and (w3,w7,B0,B1); not (w6,A1); not (w7,A0); xnor (w4,A1,B1); xnor (w5,A0,B0); endmodule 4位比较器用如图所示的框图符号表示。比较器通过比较4位二进制数，来判断它们的相对大小。由于输出布尔方程难以写出，因而可将两个2位比较器的输出和附加逻辑连接起来，通过比较4位字的大小产生相应的输出。连接2位比较器的逻辑依据的规则是：高位的严格不等即可决定4位数的相对大小；如果高位相等，可逐位比较低位，由低位的大小决定输出。 模块Comp_4_str的源代码列写如下: module Comp_4_str(A_gt_B,A_lt_B,A_eq_B,A3,A2,A1,A0,B3,B2,B1,B0); output A_gt_B, A_lt_B, A_eq_B; input A3,A2,A1,A0,B3,B2,B1,B0; wire w1,w0; Comp_2_str M1(A_gt_B_M1,A_lt_B_M1,A_eq_B_M1,A3,A2,B3,B2); Comp_2_str M2(A_gt_B_M0,A_lt_B_M0,A_eq_B_M0,A1,A0,B1,B0); or (A_gt_B, A_gt_B_M1,w1); and (w1, A_eq_B_M1, A_gt_B_M0); and (A_eq_B, A_eq_B_M1, A_eq_B_M0); or (A_lt_B, A_lt_B_M1,w0); and (w0, A_eq_B_M1,A_lt_B_M0); endmodule 下图所示的层次化结构实现了4位比较器。A_bus={A3,A2,A1,A0}和{B3，B2，B1，B0}数据通道某些位的输出值。 例1.3 compare_2_CAI的功能显然来自连续赋值语句中的各表达式。这里，Verilog位拼接运算符{}把数据通道的各个位拼接起来形成2位向量，右边表达式的布尔值决定给左边变量赋值的值为还是0.注意这一点在门级实现中并不明显。 module compare_2_CA1 (A_gt_B,A_lt_B,A_eq_B,A1,A0,B1,B0); input A1,A0,B1,B0; output A_gt_B,A_lt_B,A_eq_B; assig