Verilog逻辑设计实例系列四.pptVIP

组合逻辑与时序逻辑的综合 前 言 ASIC的设计流程依赖于那些用来管理和控制能描述大型复杂电路的数据库的软件工具。在这些工具中，设计引擎的作用是自动完成使一组布尔函数最简化，并将该结果映射成能满足设计目标（如要求速度最快或者是面积最小等等）的硬件设计的任务。 前 言（续） 综合工具可以完成很多工作，但是必须严格遵循如下步骤（1）检测并消除冗余逻辑，（2）查找组合反馈环路，（3）使用无关紧要条件，（4）检测出未用状态，（5）查找和避免相等的状态，（6）进行状态分配，（7）在物理工艺满足面积和/速度限制的条件下，综合出最佳多级逻辑实现。最后一步包括了最优化和工艺映射。 那些可由人工完成的（卡诺图化简等）的步骤将通过综合工具自动运行。这样将会缩短设计周期，减轻设计者的负担，增加设计正确的可能性。 前 言（续） HDL是面向综合的现代设计方法进行ASIC和FPGA设计的切入点。设计者必须懂得如何运用语言结构来描述组合、时序逻辑，以及如何编写易于综合的描述。在本讲中，我们将给出几个例子，说明如何编写组合、时序逻辑的可综合模型（也就是那些可用综合工具来完成所描述功能的门级实现的模型）。这些例子将帮助我们预测综合结果------也就是知道从描述中可以生成什么样的电路。 关于综合的介绍 电路设计是从电路所要完成的功能指标开始的，并以真正实现能满足特性、成本要求及功能的物理硬件而结束。 整个设计过程应该从高级别抽象开始，直到完成物理实现后结束。在起始和结束的中间，通过提供不同电路结构的HDL描述而简化了设计过程。综合设计过程中会产生电路描述之间的转换，而且转换的每个步骤都将设计引向对物理实现更详尽的描述。 下面的Y图，它从行为、结构和物理三个视轴描述了电路。 逻辑综合 逻辑综合是由一个逻辑级电路描述产生的一个电路结构视图。最终得到的结构图是一个结构化的基本门原语的网表。 接下来看例子，了解如何进行逻辑综合以及在逻辑综合过程中是如何实现设计优化的。 先看综合过程中的优化。 下面说明优化的第一种方法：解组合方法。 这种方法是通过新节点来表示一个单一的布尔函数，既能表示电路节点逻辑值的布尔表达式来变换电路。 例 4.1 图4.1是一个可被新的节点X和Y分解的函数F的原理图。F的原始形式可由如下布尔方程描述： F=abc+abd+a’c’d’+b’c’d’ 分解运算可以用两个附加内部节点X和Y表示函数F，形成如图6.5所示的电路。可通过重复利用这些内部节点来形成其他的表达式，以此达到减少电路面积的目的。 F=a b c+a b d+a’c’d’+b’c’d’ F=XY + X’Y’ X = a b Y= c + d 例 4.2 图4.2给出了一个由一组函数F,G和H表示的有向无环图(DAG),利用新节点X,Y可对该图进行分解。其函数组为 F = (a+b) cd + e G = (a+b) e’ H = c d e 并且X、Y可由下式给出： X = a + b Y = c d 图中的节点表示在与进入节点的边相关的数据上的布尔操作，抽取过程找到了具有因式(a+b)和cd的函数组关系。从函数抽取这些因式，并且新的内部节点X和Y来代替，产生如图4.3所示的新的DAG。 下面说明优化的第二种方法：因式分解法 例 4.3 图4.4表示的是函数F的DAG，为了能识别和之积表达式中的布尔因式，需要将F因式分解。DAG所表示的函数可由如下布尔等式来描述： F = ac + ad + bc + bd + e F可分解成为： F = (a+b)(c+d) + e 因式分解就是寻找能用最少的字母表示的函数的因式表达式。 用因式来表达式F的DAG，如图4.5所示。 下面说明优化的第三种方法：替代法 例 4.4 图4.6(a)中的DAG表示了在用函数G替代之前，函数F的DAG： 例 4.5 图4.7(a)中的DAG表示函数G未被消去前的函数F： F = Ga + G’b