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SPI 主机接口设计 第 11 章 11. SPI 主机接口设计 11.1. 概述 本章考虑一个经过实际运行验证的，可以综合到各种FPGA的SPI主机的设计过程，并给 出所有相关的Verilog HDL程序。SPI是一种全双工，同步的串行数据通信标准，主要用于微处 理器、微控制器、外设之间的通信。采用SPI接口可以实现处理器和外设之间以及处理器内 部的通信。SPI系统设计灵活，可以直接实现主机与许多的具有SPI接口的外设之间的通信。 本章设计的SPI主机可以为没有标准SPI接口的微处理器或者微控制器提供标准的SPI接口。图 11-1 给出SPI主机在系统中的连接框图。注意：SPI主机设计提供标准的 8051 微处理器的总 线读写周期，简单修改设计代码实现，可以是SPI主机支持其它微处理器接口。 图 11-1 SPI主机连接框图 11.2. SPI 总线标准 本节简要介绍SPI 总线的通信协议。关于SPI 总线更多细节请参考Motorala公司的 Reference Manual 68HC11。 SPI总线包括 4 根信号线，Serial Clock((SCK)，Master Out Slave In(MOSI)，Master In Slave Out(MISO)和Slave Selected(SS_N)，负责在不同器件之间传递信息。 SCK信号由SPI主机驱动，管理数据传输过程。主机以不同的波特率传输数据，数据线每 传输 1bit的数据SCK切换 1 次状态(1-0 或者 0-1) 。在面向字节的数据传输过程中，SPI Specification提供两种不同的时钟方案以及时钟极性选择，主机可以从四种不同的SCK传输速 率中选择一种。数据位在SCK 的某个时钟沿(上升沿或者下降沿)被移出，在另一个的时钟沿， 数据信号稳定时被采样。 主机将输出数据发送到MOSI，MOSI信号作为输入数据移入被选择的从机。MISO数据线 包含从机的输出数据，这些数据会被移入主机。SPI总线在同一时刻只能有一个从机传输数 据。 在组成SPI系统时，所有SCK 、MOSI和MISO引脚都会被连接在一起。系统中只能有 1 个 器件被配置成主机，总线上的其它器件都被配置成从机。主机从SCK和MOSI引脚上输出数据 351 SPI 主机接口设计 到从机的SCK和MOSI引脚。被选择的从机可以从其MISO引脚输出数据到主机的MISO。 SS_N控制线通过系统硬件选择某个器件作为从机，SS_N控制线可以独立选择SPI从机器 件。没有被选择的从机会将从总线上断开。如果器件的从机选择引脚不处于低电平，那么该 器件会忽略SCK信号，并将MISO输出引脚与总线保持三态。 SS_IN_N控制线是SPI主机的输入信号，用于指示多主机总线冲突(总线上有多个器件希望 成为主机)。如果主机的SS_IN_N信号被置位，表示总线上的其它器件正在尝试成为主机，而 寻址该器件作为从机。如果总线上有多于 1 个器件尝试成为主机， SS_IN_N信号置位，自动 禁止SPI主机向外输出信号。 SPI进行数据传输的时钟信号的极性和相位可以修改。SPI 可以选择不同的时钟极性 (CPOL)，即可以选择在高电平或者低电平进行数据传输，时钟极性的选择对于数据传输格式 没有任何影响。如果选择CPOL= “0 ”，表示空闲状态时SCL处于低电平，如果CPOL= “1”，空 闲状态时SCK高电平。通过时钟相位选择(CPHA)可以从两种基本的传输格式中选择 1 种。如 果CPHA= “0 ”，数据在SS_N置位后SCK 的第 1 个跳变沿(上升沿或者下降沿)有效。如果CPHA= “1”，数据在SS_N置位后SCK 的第 2 个跳变沿(上升沿或者下降沿)有效。SPI主机与其通信的 从机在时钟的相位和极性上应该保持一致。 图 11-2 CPHA=0 时SPI总线数据传输时序 图 11-2 给出的是CPHA=0 时，SPI数据传输过程的时序图。图 11-2 给出了SCK选择正极性 和负极性两种情况的波形。第一个时钟周期的前半个周期，SCK信