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高速多端口寄存器文件的全定制设计 马永飞张伟 (国家高性能集成电路(上海)设计中心上海201204) 摘要本文介绍了采用1．2v，o．13um工艺条件实现的64×64bit、4读4写通用寄 存器文件设计。设计放弃了灵敏放大电路，采用动态预充电路和分级驱动方式实现 了读操作，在保证读速度的条件下提高了设计的可靠性。此外，通过对存储节点两 侧的同时写入实现了写加速。最终通过定制电路和版图的设计方式满足了1GHz的 设计目标。 关键词寄存器文件全定制设计预充电路 1 引 言 寄存器文件又称寄存器堆，是由一组寄存器组成，是尺寸较小而访问速度最陕的存储器， 能够提供快速的数据存取…。随着集成电路制造工艺、设计方法和体系结构的不断发展，越 来越多的设计者采用“以空间换时间”的设计策略，通过配置大容量高速多端口寄存器文件 提升存储器访问的并行性和带宽、缩短访问延时，从而获得性能优化。 高速多端口寄存器文件在如今采用超标量体系结构的微处理器中得到广泛应用，也是高 性能IC芯片设计中常用的基本模块。然而，寄存器文件端口数和存储容量的增加，极大地提 高了设计复杂度和设计功耗。有研究显示，寄存器文件的面积随着存储单元的数目成线性增 加，而随着端口的数目成指数递增。同时，随着寄存器文件复杂度的提高，端口和存储单元 数目的增加，整个处理器的功耗也在不断增加。大容量高速多端口寄存器文件的设计已成为 改善IC设计性能的关键之一伫p叩嗣。 考虑到上述因素，为了应对存储容量及端口数目的日益增长所带来的访问时间、功耗及 面积的增加，在设计中，通过配置多组寄存器文件构成多体结构，可以降低单体寄存器文件 高速多端口寄存器文件的全定制设计 的容量和端口数目，并最终降低设计复杂度。 件设计。考虑到使用的工艺，为提高设计的可制造性，通用寄存器文件放弃了敏感放大输出 的读电路设计而采用分级驱动结合读预充电路来实现读操作。通过对读写译码和控制逻辑的 电路优化并采用全定制的设计方法有效地降低了设计面积，实现了功耗的优化，并最终满足 了设计目标。 总体结构 通用寄存器文件采用同步时钟控制方式，为实现1GHz的设计目标，采用CK的上半拍 读、下半拍写的分时操作。 为便于全定制实现，通用寄存器文件的三部分逻辑可以进行适当的重组，即将读写控制 逻辑和存储单元紧密结合进行优化，从而使得通用寄存器文件分为译码逻辑和包含控制逻辑 的存储阵列两部份。 为进一步优化设计面积，减小字线的线延时，同时为了满足设计规划需求，需要将整个 设计高度进一步压缩，为此，可以将原64条目分成两组32条目并行放置，同时将对应的译 码电路作相应调整，并在这种方案下进行存储节点和译码电路优化。如图1所示为包含读写 控制逻辑的存储单元。在此基础上，根据全定制版图的设计需求，我们设计了一个存储阵列 目折叠后的前32条目和后32条目。 图1存储单元 2007年度江苏省计算机学会系统结构专委会学术年会论文集 为提高寄存器文件内时钟信号负载，降低时钟偏差，通用寄存器文件设计中还采用了 levelclock SLCB电路(secondbuffer)。 3电路优化 通用寄存器文件设计分别对译码电路和读写控制电路进行了优化。译码电路的设计采用 了比较成熟的两级3—8译码逻辑；写电路的正反两端同时写入以及与预充电路相结合的反向 读出电路有效的提高了读写速度。 3．1读电路优化 由于寄存器文件的读延时一般要大于写延时川，同时通用寄存器文件采用先读后写的实 现方式，这就要求在CK的高电平阶段同时完成读译码和读数据。传统的设计方法一般采用 敏感放大电路来减小读延时，但这样增加了设计的复杂度，同时考虑到所使用的工艺，采用 敏感放大的读输出电路也不利于提高设计的可制造性。通用寄存器文件设计中，我们综合考 虑了延时、复杂度和工艺的问题，通过采用读出数据的分级驱动方式来替代敏感放大输出电 路。这种方式增加了数据总线的驱动能力，同时使得读出数据线的每一级长度远小于采用敏 感放大电路读出时的数据线长度，降低了线电容及线间耦合。 为保证CK时钟上半拍读操作，设计采用提沿电路将CK时钟上半拍时间拉长形成preck 时钟用来进行读预充。如图2所示为读预