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硬件设计 主要内容 关于信号完整性:信号完整性定义、传输线模型、端接方案、去耦电容、地平面分隔(模/数混合电路)、布局布线等 PADS软件的一些使用注意事项 PCB布局布线注意事项 其他零散问题 信号完整性 什么叫信号完整性(Signal Integrity)? 破坏信号完整性的因素:串扰(Crosstalk) 、过冲(overshoot)、振铃(ringing?)、地弹等 过冲:阻抗不匹配引起 地、电源的噪声:地平面不能认为是理想的等电势,地平面上不同的两点间,阻抗很小,主要是指等效电感的阻抗。由于等效电感的存在,当地平面上有顺泰电流变化时,会在地平面上产生电势差。地平面、电源平面是信号的参考,固要求其保持等电势。当地/电源平面存在电势差时,就意味着不同信号的真正参考基准并不相同,从而相当于引入了干扰。 关于传输线和端接 PCB板上的传输线:带状线(Stripline )、 微带线(Microstrip) 传输线的一个重要属性:特征阻抗 摘自《解析特征阻抗》 Innoveda 现已被Mentor收购 摘自《解析特征阻抗》 Innoveda 现已被Mentor收购 反射 P232,《High-speed Digital Design》 - Johnson Graham 端接类型及其应用场合 源端串连端接 负载段并接(一般是下拉)端接 《High-speed Digital Design》 - Johnson Graham 《High-speed Digital Design》 - Johnson Graham 端接方式的选择(1) 源端+负载端:模拟信号 只进行源端端接:数字信号 只进行负载端端接:模拟信号(不常用,它和“源端+负载端”的区别在于:相同的输出电压,即,相同的“电压源”,负载端的输入电平相差一倍,例如,一个运放(可视为电压源,即其内阻可近似认为等于零),输出1Vp-p的正弦波,那么在“只进行负载端端接”的情况下,负载端的输入信号峰峰值为1Vp-p ,而在“源端+负载端”的情况下,负载端的输入信号峰峰值为0.5Vp-p ) 1/6法则(只适用于数字信号) 当走线长度小于信号上升沿“长度”的1/6时,过冲现象并不明显,可以不进行端接。一般的数字器件,其输出信号的上升时间为ns级。 例: 当上升时间为2ns时,它对应的上升沿长度为(2ns/0.18)=11.11inch(1inch=2.54cm),所以,上升沿“长度”的1/6为4.7cm。此时,小于等于4.7cm的信号线,可以不进行端接。但有些信号例外,无论走线长度是多少,都必须要进行端接,例如:时钟信号、ADC/DAC数据线等。 注意: 所谓1/6法则,只是一种参考,不是绝对的。 数字信号端接需要注意的地方 一般的数字信号,不会用到负载端端接,因为:负载端端接对源端的影响很大,例如,用50欧姆的负载进行负载端端接时,要求源端输出(5V)电流大于100mA,而一般的数字器件是无法输出这么大的电流的。 什么时候数字信号才会用到负载端端接呢? 有些信号源要求其负载端必须进行50欧姆端接,否则,输出信号电平不正确,会比标称值高一倍。例如,原因是:这些信号源输出端内部已经做了50欧姆的串行端接,其输出信号幅度标称值是按照用户的负载端进行了50端接设置的。详细情况见下一页的示意图 信号源输出数字信号时的情况 模拟信号的端接 对于模拟信号,时时刻刻都要牢记端接,在绝大多数情况下,源端和负载端都要进行端接。假如你的模拟输入信号是来自其它的电路板,一定要搞清楚对方是否进行了源端串行端接(匹配)。 在有些场合,模拟信号的端接不仅起到阻抗匹配的作用,有可能还是电路不可缺少的组成部分,例如有些无源模拟滤波器,它要求其输入端要串接50欧姆电阻(相当于源端串接匹配),同时要求其输出端要有50欧姆的下拉电阻(相当于负载端端接)。如果忘记这些端接,有可能会使该滤波器工作不正常,详见下一页的例子 无源模拟滤波器的阻抗匹配举例 图1 输入端未串接50欧姆时滤波器输出信号 电容 去藕电容(decoupling capacitor/bypass capacitor): 板子电源输入端子处;0.1uF~1000uF 板上分布电容:10uF 芯片管脚处:0.1uF~0.01uF 平面层间电容:100pF/inch2(当层间距为10mils时) P221,《High-Speed Digital System Design ~ A Handbook of Interconnect Theory and Design Practices》 去藕电容的作用 去藕电容实际上是充当芯片的电源 PCB注意事项(1):划分模拟、数字区域 划分模拟、数字区域,而且是立体划分,所有层保持一致,也

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