2-dsp的硬件结构.pptVIP

第2章 DSP的硬件结构The hardware structure of DSP DSP的主要结构特点 DSP的硬件结构大体上跟通用处理器的硬件结构相似，由CPU，存储器、总线、外设、接口、时钟等部分构成，但又有鲜明的特点。 一、哈佛结构(Harvard architecture) 冯.诺依曼结构(Von Neuman Architecture)——程序和数据是放在一起的。 哈佛结构——程序和数据分开的结构 程序和数据存储在两个不同的空间。 两种结构图 二、流水技术 DSP芯片采用多组总线结构,允许CPU同时进行指令和数据的访问。因而，可在内部实行流水线操作。 执行一条指令，总要经过取指、译码、取数、执行运算，需要若干个指令周期才能完成。流水线技术是将各个步骤重叠起来进行。既第一条指令取指、译码时，第二条指令取指； 流水操作（pipeline） 第一条指令取数时，第二条指令译码，第三条指令取指，依次类推。 流水线操作 在C54x的流水线中，一条指令分为以下6个阶段： 预取指 取指 译码 寻址 读数 执行 流水线冲突 C54x的流水线结构，允许多条指令同时利用CPU的内部资源。由于CPU的资源有限，当多于一个流水线上的指令同时访问同一资源时，可能产生时序冲突。其中，有些冲突可以由CPU自动插入延迟来解决，但还有一些未保护性冲突是CPU无法自动解决的，需通过调整程序语句人为解决，如加入空操作或重新安排程序语句。 流水线冲突 可能产生未保护性流水线冲突的硬件资源： 辅助寄存器（AR0~AR7） 重复块长度寄存器（BK） 堆栈指针（SP） 暂存器（T） 处理器工作方式状态寄存器（PMST） 状态寄存器（ST0和ST1） 块重复计数器（BRC） 存储器映像累加器（AG、AH、AL、BG、BH、BL） 例、分析下列指令的流水线冲突 STLM A，AR1 LD *AR1，B 解决办法是采用保护性指令： STM #1K，AR1 LD *AR1，B 三、专门的硬件乘法器和乘加指令MAC 在数字信号处理的算法中，乘法和累加是基本的大量运算，占用绝大部分的处理时间。例如，数字滤波，卷积，相关，向量和矩阵运算中，有大量的乘和累加运算。PC机计算乘法需多个周期用软件实现，而DSP设置了硬件乘法器以及乘加指MAC，在单周期内取两个操作数一次完成。 四、独立的直接存储器访问(DMA)总线及其控制器 DSP为DMA单独设置了完全独立的总线和控制器。有一组或多组的DMA总线，与CPU的程序、数据总线并行工作，在不影响CPU速度的情况下，DMA的速度目前已经达到800Mbyte/s。 五、数据地址发生器 在通用的CPU中，数据地址的产生是由算术逻辑运算单元（ALU，Arithmetic Logic Unit）来完成的。 在DSP中设置了专门的数据地址发生器（专门的ALU），来产生所需要的数据地址，来节省公共ALU的时间。 TMS320C2xx的CPU组成 一个32bit的中心算术逻辑单元CALU 一个32bit的累加器 CALU具有输入和输出数据定标移位器 一个16*16bit乘法器 一个乘积定标移位器 数据地址产生逻辑 程序地址产生单元 TMS320C2xx的CPU 示意图 TMS320C54x DSP的内部硬件组成框图 C54x的CPU的组成 CPU包括下列基本部件： ① 40位算术逻辑运算单元ALU； ② 2个40位的累加器A和B； ③ 支持-16~31位移位范围的桶形移位寄存器； ④ 能完成乘法-加法运算的乘法累加器MAC； ⑤ 比较、选择、存储单元CSSU； ⑥ 指数编码器； ⑦ CPU状态和控制寄存器。 一、C24x与C54x CPU组成 都有算术逻辑单元（32bit、40bit） 都有累加器ACC（一个32bit、两个40bit ） 都有乘法器（16×16bit、17×17bit） 都有移位器（乘积定标、桶形） C24x有辅助寄存器及其算术单元ARAU（用来产生数据存储器的地址）；C54x有比较、选择和存储单元CSSU（完成累加器高低字节间的最大值比较、选择累加器中较大的字、存储在数据存储器中） C54x还有指数编码器、CPU状态和控制寄存器 1、C54x的算术逻辑单元ALU 溢出 通用CPU中，溢出发生后，设置溢出标志，不带符号位时回绕，带符号位时反相，带来很大的误差。 DSP把移位输出的最高位（MSB）存放在一个位检测状态寄存器中，检测到MSB=1时，就通知下一次会发生溢出，可以采取措施防止 数据地址发生器（DAG） 在通用CPU中，数据地址的产生和数据的处理都由ALU来完成。 在DSP中，设置了专门的数据地址发生器