数字电路第五版(康华光)5__锁存器和触发器.pptVIP

5.1 双稳态存储单元电路 5.3 触发器的电路结构和工作原理 如前所述： 锁存器在E的高(低)电平期间对信号敏感 触发器在CP的上升沿(下降沿)对信号敏感 在VerilogHDL中对锁存器与 触发器的描述语句是不同的 主锁存器与从锁存器结构相同（TG1和TG4的工作状态相同；TG2和TG3的工作状态相同），且锁存使能信号反相，这样，利用两个锁存器的交互锁存可实现存储数据和输入信号之间的隔离。 1. 电路结构 5.3.1 主从触发器 施密特反相器 2. 由传输门组成的CMOS D触发器的工作原理 TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 (2) CP由0跳变到1 : =0，C=1， TG3导通，TG4断开——从锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 可见：从锁存器在工作中总是跟随主锁存器的状态变化，触发器因此冠名“主从”。触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号。 即D触发器的特性可用下式来表达： Qn+1 = D 并称其为D触发器的特性方程。 。 3. 典型集