arm存储器结构.ppt

2.6 ARM存储器结构 ARM架构的处理器的存储器寻址空间有232=4G字节，该存储空间可以分为可快存/可缓冲(Cacheable /Bufferable)区域和不可快存/不可缓冲区域。 ARM架构的处理器，有的带有指令快存（I-Cache）和数据快存（D-Cache）；但是，片内都不带有片内RAM和片内ROM。系统所需的RAM和ROM（包括闪存FLASH）都通过总线处接；故有的片内还带有存储器管理单元MMU（Memory Management Unit）。ARM架构处理器还允许外接PCMCIA。 2.6.1 ARM Cache结构 Cache是一种小容量，高速度的存储器，用于处理器与主存储器之间，存放当前被使用的主存部分内容，以减少访问主存的等待时间。 1. Cache的分类和结构 常用的Cache有两类：指令和数据统一的Cache；以及指令和数据分离的I-Cache与D-Cache。新型的ARM架构处理器较多采用了I-Cache与D-Cache的独立块存结构，如Intel公司的SA1110处理器内含16K字节I-Cache和8K字节D-Cache。 2. Cache的放置安排 快存Cache的放置是主存地址与快存Cache单元之间的映像机制。常用的方法有直接映像（Direct-mapped）、组相联（set-associative）和全相联（Fully associative）等。 a) 直接映射 优点： 实现简单 访问Cache速度快 缺点： 某些情况下命中率很低 b) 组相联映像 组相联映像也使用低位地址直接访问Cache项，但它选中的是一个组，组内包含有两块或多个块。给定的内存块可以放在选中组中的任意一块内。一组内的块数，一般称为相联度或相连路数（way）。选中一组后，组内所有项的标识同时进行比较，如果有一个匹配，则“命中”。与组相联映像实际上是靠比较器的个数据及增宽Cache位来降低Cache块的冲突。 ARM架构处理器中的存储粒度（memory granularity）根据不同的应用方式，可有大页（64K字节）、小页（4K字节）和微小页（Tiny Pages, 1K字节）和段（Sections,1M字节）。常用的是4K字节小页面。至于大页和段则用于大数据领域，64K字节的大页可以分成4个16K子页。 ARM处理器内核与协处理器接口信号有以下4类： 时钟和时钟控制信号：MCLK、nWAIT、nRESET 流水线跟随信号：nMREQ、SEQ、nTRANS、nOPC、TBIT 应答信号：nCPI、CPA、CPB 数据信号：D[31：0]、DIN[31：0]、DOUT[31：0] 6. Virtual Cache 图2-32 物理地址Cache与TLB 图2-34 虚拟Cache示意图 2.8 地址变换后备缓冲器TLB 由于目录项和页表都存放在主存中，从逻辑地址变换至真正物理地址需读2次主存。因此，在逻辑地址与物理地址之间插入了一个地址变换后备缓冲器TLB（Translation Look-aside Buffer） 图2-27 地址变换后备缓冲器TLB 2.9 ARM的I/O结构 ARM架构中的处理器核和处理器内核一般都没有直接的I/O部件和模块，构成ARM架构的处理器中的I/O可通过AMBA总线来扩充。 存储器映像I/O 直接存储器存取DMA 中断IRQ和快速中断FIQ 2.10 ARM协处理器接口 ARM为了便于片上系统SOC的设计，ARM处理器内核尽可能精简，要增加系统的功能，可以通过协处理器来实现。协处理器接口可以看作ARM内部总线的扩展，ARM处理器内核能通过协处理器指令对协处理器进行操作。 在逻辑上，ARM可以扩展16个协处理器，每个协处理器可有16个寄存器。 表2-6协处理器 协处理器号 功能 15 系统控制 14 调试控制器 13-8 保留 7-4 用户 3-0 保留 组相联映像 图2-22二路组相联的示意图 data RAM tag RAM compare mux address data RAM tag RAM compare mux data hit Tag Index 8 20 c) 全相联 全相联映像方式是给定的主存块可以放在Cache的任意一块中，用内容寻址存储器CAM（Content Addressed Memory,或称为相联存储器）来实现，送来的地址与Cache所有项中的地址标识作比较，以判断是否“命中”。 全相联映像 图2-23 全相联的示意图 优点： 命中